Asynkroninen logiikka

Kokeneet kirjoittajat eivät ole vielä tarkistaneet sivun nykyistä versiota, ja se voi poiketa merkittävästi 21. joulukuuta 2021 tarkistetusta versiosta . tarkastukset vaativat 54 muokkausta .

Asynkroninen logiikka on eräänlainen digitaalisten laitteiden loogisten elementtien vuorovaikutus . Se eroaa synkronisesta siinä, että sen elementit toimivat asynkronisesti , eivät tottele globaalia kellogeneraattoria .

Kuvaus

Asynkronisia piirejä ohjataan kahdella signaalilla: pyyntö , joka lähetetään tulojen asettamisen jälkeen, ja vastaus . Näiden signaalien parin osalta transienttiprosessi asynkronisessa piirissä mallinnetaan viive-elementillä , jonka arvo on äärellinen ja ennalta tuntematon. Synkronisissa piireissä dynaamisen käyttäytymisen poikkeavuudet (kilpailut ja riskit) peitetään kellogeneraattorilla. Asynkronisten piirien poikkeavuuksien torjumiseksi käytetään ilmaisumekanismia [1] , joka määrittää transienttiprosessien päättymishetket. Ilmaisusignaalien valmius määräytyy todellisten viiveiden arvojen perusteella, jotka voivat vaihdella ja riippua piirin toimintaolosuhteista (esimerkiksi lämpötilasta). Fyysisesti piirin transienttiprosessien päättymisen ilmaisin voi puuttua, sitten sen roolia ovat erityiset itsesynkroniset koodit [2] [3] . Siten synkronisiin piireihin verrattuna asynkroniset piirit sisältävät yleensä enemmän logiikkaelementtejä. Asynkronisten piirien tärkeimmät edut synkronisiin verrattuna ovat [4] [5] :

vakaa toiminta - ei vikoja missään mahdollisissa käyttöolosuhteissa;
turvallinen käyttö - pysäytä minkä tahansa elementin toimintahäiriön hetkellä;
pakotetun seisokkijakson puuttuminen seuraavaa synkronointipulssia odotettaessa.

Melkein minkä tahansa monimutkaisuuden synkronisia piirejä voidaan toteuttaa suhteellisen halvoilla FPGA :illa . Päinvastoin, tiukasti itsesynkroniset piirit asettavat erittäin tiukat vaatimukset FPGA:n sisäiselle rakenteelle [6] [7] ja käytännössä ainoa ratkaisu on valmistaa FPGA tilauksesta [8] [9] [10] [11] . On kuitenkin syytä huomioida yritykset toteuttaa asynkronisia piirejä bipolaarisessa ROM:issa [12] [13] , standardissa PAL:ssa (CPLD) [14] [15] ja FPGA :ssa [16] [17] [18] . Koska standardit FPGA:t ovat synkronisia laitteita, niihin on suhteellisen helppoa rakentaa latenssisovitettuja piirejä [19] [20] [21] ja, mikä vaikeampaa, paikallisesti synkronisia (GALS) piirejä [22] . Useimmilla tavallisilla FPGA:illa ei ole keinoja välimiesten toteuttamiseen. Yksi tapa kiertää tämä rajoitus on esitetty julkaisussa [16] . Artikkelissa [17] tiukasti itsesynkronisen piirin toteuttamiseksi ehdotetaan Atmel AT40K FPGA:n modifiointia erittäin hienolla yksikkösolukoolla (hienorakeinen) [23] [24] .

Yleisiä huomioita

Digitaalisia laitteita suunniteltaessa on tapana erottaa käyttö- ja ohjausyksiköt toiminnallisesti toisistaan. Operaatiolohko vastaa tietojen käsittelystä (datapolku [26] [27] ) ja vastaanottaa komentoja ohjauslohkolta (ohjauspolku). Tällainen jako on monessa suhteessa melko mielivaltainen [4] . Jotkut laitteet, kuten asynkroninen väylä, soittorajapinta, hierarkkinen välimies ja modulo n -laskuri, käsittelevät vain vähän tai ei ollenkaan, mutta niillä on monimutkaiset ohjausalgoritmit. Muut laitteet, kuten asynkroninen rekisteripankki tai rinnakkainen n-bittinen ALU, on suunniteltu intensiiviseen tiedonkäsittelyyn, mutta niiden ohjaus on melko yksinkertaista.
Asynkroniset piirit, kuten kaikki muistilla varustetut piirit, vaativat alkuehtojen määrittelyn. Käytännössä tämä tehdään syöttämällä tallennuselementteihin lyhyt, sopivan napaisuuden palautuspulssi. Katso [28] lisätietoja varten .
Jotta asynkroniset mallit toimisivat oikein, on tarpeen asettaa ulkoisen ympäristön käyttäytyminen. Kaava, joka ei ole hajauttava yhdelle ympäristölle, voi olla hajauttava toiselle, peräkkäinen kolmannelle ja ei-puolimodulaarinen neljännelle.

Asynkronisten piirien mallit ja luokittelu

Asynkronista mallia voidaan pitää rinnakkaisen hajautetun ohjelman laitteistototeutuksena [4] . Tällaisen ohjelman suorittamiseksi ajoissa tarvitaan yleensä jokin mekanismi, kun taas asynkroninen järjestelmä ei tarvitse tätä mekanismia. Operaattoreiden ja komentojen analogit asynkronisessa järjestelmässä ovat loogisia elementtejä, liipaimia tai monimutkaisia hierarkkisia moduuleja. Piirielementtien välillä vaihdettavan datan rooli on signaalikytkennällä. Siten kaikki kaaviotason tapahtumat järjestetään ajoissa syy-seuraus-suhteiden kautta. Kehittäjän asettama järjestys on tallennettava skeemaan eli todellisuudessa generoitava, mikä viime kädessä varmistaa oikean toiminnan. Yleisesti ottaen itseajastettujen piirien luokitus on melko monimutkainen ja moniselitteinen [1] [34] . Tällaisista piireistä on kuitenkin olemassa ainakin kaksi melko yleistä mallia, joissa on erilaiset oletukset elementtien, johtimien ja niiden liitäntöjen viiveestä [35] [36] :

Viiverajoitettu malli ( Huffman - malli [37] ), joka olettaa suurimman signaalin etenemisviiveen piirissä (pahimmassa tapauksessa). Tällaisten piirien rakentamiseksi sinun on lisättävä viive takaisinkytkentäsilmukkaan tai käytettävä paikallista synkronointia. Näin ollen Huffman-mallin mukaan rakennetut piirit eivät ole tiukasti itsesynkronisia. Esimerkki Huffman-mallin käytöstä on eri muunnelmat mikroputkista ( micropipelines ), joissa on sovitettu viive [38] [39] [40] [41] . Yleensä ei-Huffman-mallit ovat malleja, jotka käyttävät dynaamisia määrittelykieliä muodolliseen analyysiin tai synteesiin. On vaikea kuvitella laitteiden käyttöä tällä tavalla.
Rajoittamaton viive haarapisteeseen -malli ( Müller - malli [42] [43] [44] ), joka olettaa, että johtoviiveen ero haarautumisen jälkeen on pienempi kuin elementin minimiviive. Muller-mallin mukaan rakennetut kaaviot on jaettu useisiin luokkiin:
- piirit, jotka eivät riipu nopeudesta ( nopeudesta riippumattomat, SI-piirit );
- puolimodulaariset ja/tai jakelujärjestelmät ;
- lähes viiveelle epäherkät QDI- piirit .

Distributiiviset skeemat ovat osajoukko puolimodulaarisia skeemoja, jotka puolestaan ovat SI-skeemojen osajoukko. Käytännössä SI-skeemaluokka vastaa QDI-luokkaa. QDI-piirien suunnittelun teoria ja menetelmät ovat hyvin kehittyneitä ja siksi tällaiset piirit ovat suosituimpia toteutuksessa.

Monimutkaisia asynkronisia järjestelmiä ei voida esittää yksiselitteisesti Huffmanin tai Mullerin mallilla. Tällaisia järjestelmiä voidaan rakentaa asynkronisina tilakoneina [45] [46] tai erittäin suuressa mittakaavassa asynkronisiksi mikroprosessorisarjoiksi [47] [48] mikroohjelmaohjauksella [49] [50] [51] [52] . Tällaisia sarjoja edustavat sarjat K587 [53] [54] , K588 [55] ja K1883 (U83x DDR :ssä ) [56] . On suositeltavaa aloittaa monimutkaisten peräkkäisten itseajastettujen piirien suunnittelun oppiminen toteuttamalla yksinkertainen yksibittinen MC14500B -prosessori ja yhdistämällä tällaiset prosessorit laskentarakenteeksi [57] .

Vahva (AND) ja heikko (OR) ehdokas

Intuitiivisella tasolla kausaalisuus asynkronisissa piireissä on lähtösignaalien esiintymisjärjestyksen riippuvuus tulosignaalien esiintymisjärjestyksestä. Tämä riippuvuus voi olla vahva (AND) ja heikko (OR), mikä vastaa järjestelmiä, joissa on täydellinen indikaatio (täysindikaatio) ja varhainen arviointi (varhainen arviointi) [58] .

Oletetaan, että jollakin tapahtumalla on kaksi syytä: ja . Ja ehdottelu olettaa, että molempien tapahtumien on tapahduttava ennen kuin tapahtuma voi tapahtua . Siten AND:n tapauksessa jokainen syy edeltää voimakkaasti tulosta. Sosiologiassa tällaisen käyttäytymisen analogia ovat kollektivismi ja kumppanuus. OR-ehdoittelun tapauksessa tapahtuma voi tapahtua jommankumman tapahtuman jälkeen tai on tapahtunut (terve individualismi). $x_{1}$ $x_{2}$ $x_{1}$ $x_{2}$ $y$ $z$ $x_{1}$ $x_{2}$

Siten TAI-tapauksessa tulos syntyy, jos ainakin yksi tapahtuma heikkojen syiden joukosta on tapahtunut. Sen määrittämiseksi, miten tapahtuma käyttäytyy sen jälkeen, kun sen molemmat heikot syyt ovat ilmenneet, otetaan käyttöön käsitteet yhteisestä ja yhteensopimattomasta ehdollistamisesta [59] [60] (vastaavasti hallittu ja kontrolloimaton individualismi). Kahdelle tulosignaalille I-conditioning mallinnetaan käyttämällä yhtälön antamaa hystereesilaukaisua (G-liipaisu, Muller C-elementti ) . Yhteinen TAI- ehtomalli on inklusiivinen OR-elementti (sisältää OR, EDLINCOR) [61] , joka käyttää hystereesilaukaisimen lähtöä ja joka saadaan yhtälöstä . Täysin epäjohdonmukainen OR-ehtomalli on välimiespohjainen järjestelmä. $z$ $x_{1}$ $x_{2}$ ${\displaystyle y_{n}=x_{1}\cdot x_{2}+(x_{1}+x_{2})\cdot y_{n-1))$ $y_{n}$ ${\displaystyle z_{n}=x_{1}\cdot x_{2}+(x_{1}+x_{2})\cdot {\overline {y_{n))))$

Tarkastellaan asynkronista piiriä, jossa on kaksituloinen TAI-elementti (kaksituloinen AND-elementti). Tyhjennysvaiheessa koodi 00 asetetaan TAI-elementin tuloon ja koodi 11 AND-elementin sisääntuloon . Käyttövaiheessa tulot vaihtuvat yksitellen arvoon 1 (0) . Nämä molemmat muutokset on ilmoitettava, mutta OR-ehdoituksessa prosessi kehittyy yhtä tuloa pitkin ja sitten toinen tulo ilmoitetaan jonnekin. Toisin sanoen prosessi alkaa haarautua ensimmäisestä syötteen muutoksesta odottamatta toista, ts. ilman synkronointia toisen signaalin kanssa. Mitä enemmän tällaisia elementtejä, sitä suurempi rinnakkaisuus piirissä. Tulojen synkronointi on mahdollista, mutta ei toivottavaa, koska se olisi erilainen prosessi, jossa olisi vähemmän rinnakkaisuutta.

Petri-verkoissa (tai STG:issä) TAI ehdollistamiseen on kaksi päämenetelmää. Yksi tapa on siirtyä pois eksplisiittisestä rinnakkaisuuden esityksestä Petri-verkon siirtymien tasolla ns. lomittelevan semantiikan tasolle (eli jälkien valinnalla) - Petri-verkon 1-turvallisuus säilyy. Toinen tapa on säilyttää rinnakkaisuuden eksplisiittinen esitys, mutta tässä tapauksessa Petri-verkosta ei tule 1-turvallista [60] . Siten TAI ehdollistaminen kuvataan joko vaarallisella mutta vakaalla Petri-verkolla tai turvallisella mutta epävakaalla.

Molemmat ehdottelutyypit johtavat puolimodulaarisiin järjestelmiin. AND-ehdoittelun tapauksessa nämä järjestelmät ovat kuitenkin jakavia, ja OR:n tapauksessa ne eivät ole jakavia. Distributiiviset skeemat voidaan rakentaa vain yhden tyyppisistä elementeistä (esim. NAND tai NOR), kun taas ei-distributiiviset edellyttävät molempien elementtien käyttöä. Epäturvallisen, mutta vakaan Petri-verkon tapauksessa on myös tarpeen käsitellä pisteiden kertymistä TAI-kausaalisuuden huipuissa. DIMS- ja NCL-menetelmillä, kuten kaikilla muillakin täydellisillä indikaatiomenetelmillä, on kaikki JA-konditionoinnin edut ja haitat. Signaalin siirtymäkaaviot yksinkertaisimmassa muodossaan tarjoavat myös täydellisen indikaation. Muutoskaavioiden avulla voit mallintaa sekä AND- että yhdistettyjä TAI-ehtoja, mutta ne eivät voi esittää suoraan prosesseja, joissa on ristiriitoja tai valintoja.

Puolimodulaaristen piirien kytkentälause

Olkoot piirit ja puolimodulaarisia suhteessa tiloihin ja vastaavasti ja olkoot piirin invertterin lähtö . Avataan piirisolmu siten, että muodostuu tulo ja lähtö . Oletetaan, että niiden tilojen joukossa, joihin piirit ja mistä ja voivat mennä, on niitä ja joissa signaalin arvo invertterin sisääntulossa ja lähdössä on sama kuin ja vastaavasti. Irrotamme invertterin piiristä niin, että muodostuu tulo ja lähtö . Yhdistä kanssa ja kanssa . Voidaan väittää, että tuloksena oleva kaavio on puolimodulaarinen tilan suhteen . Lauseen intuitiivinen todistus on annettu kohdassa [1] . Tiukka matemaattinen todistus löytyy julkaisusta [31] . On tärkeää huomata, että kahden piirin yhdistäminen lauseen mukaan edellyttää kahden ehdon täyttymistä: 1) toisessa piireistä on oltava invertteri ja 2) tilojen ja . Nämä ehdot eivät aina täyty, ja siksi puolimodulaarisia piirejä ei voida yhdistää yhdeksi. Lauseen yleistys lievemmille olosuhteille on annettu kohdassa [2] . Erityinen lauseen käyttötapaus on lisätä laskurien nopeutta peräkkäisellä siirrolla [62] [63] [64] [65] . Yleisessä tapauksessa lauseen soveltaminen antaa laadullisesti uuden piirin tunnetuista komponenteista, esimerkiksi liukuhihna G-kiikkuilla + staattinen kiikku = asynkroninen siirtorekisteri. $A$ $B$ $a$ $b$ $i$ $B$ $j$ $A$ $j_{1}$ $j_0$ $A$ $B$ $a$ $b$ $a'$ $b'$ $j_{1}$ $j_0$ $B$ $i_1$ $minä_{0}$ $minä_{0}$ $j_{1}$ $j_0$ $i_1$ ${\näyttötyyli [a',b']}$ $a'$ $b'$

Kaksijohtiminen tietoliikennelinja

Yksinkertaiset synkroniset piirit voidaan liittää toisiinsa lähes ilman ongelmia. Jos tuloksena olevassa kompleksisessa piirissä ei ole kriittisiä signaalikilpailuja, se on käyttökelpoinen. Asynkronisten piirien kytkeminen on paljon monimutkaisempaa, tuloksena syntyvässä kompleksisessa piirissä asynkronisuuden ominaisuus voi menettää. Tämän seurauksena työ pysähtyy tai päinvastoin syntyy pulssipurske. Jos et ota huomioon yhteistä johtoa, kellosignaali synkroniseen piiriin syötetään yhden johtimen kautta. On myös mahdollista kytkeä asynkroniset piirit yhdellä johdolla [66] , mutta tätä varten on käytettävä erityistä sarjaitsesynkronista koodia. Rinnakkaiskoodiin verrattuna tämä tarkoittaa hitaampaa suorituskykyä ja lisälaitteistokustannuksia. Suorituskyvyn parantamiseksi voit esittää erottimen (välikappaleen) signaalin kolmannella tasolla [67] [68] . Tämä mahdollistaa myös johtojen määrän vähentämisen (jos metallointikerroksia ei ole enempää kuin kaksi), mutta se ei salli linjojen kytkemistä eri isännöistä eri esiintyjiin, eli se ei sovellu väylärakenteisiin. Koska nykyaikaisissa tekniikoissa käytetään 7-14 metallointikerrosta, ei ole järkevää säästää johtoja tällä tavalla. Kaksi johtoa mahdollistavat kaksivaiheisen [69] [70] [71] tiedonsiirtoprotokollan käytön. Tätä lähestymistapaa käytti ensimmäisenä D. E. Maller rakentaakseen tiukasti itsesynkronisen mikroputkilinjan [70] . Tätä menetelmää lähellä on Delay Insensitive Minterm Synthesis (DIMS) [72] . Null Convention Logic (NCL) -metodologia [73] on myös tarkoitettu tiukasti itsesynkronisten mikroputkilinjojen synteesiin. Toisin kuin DIMS, joka käyttää C-elementtejä, NCL käyttää monituloisia G-kiikkuja, joita kutsutaan kynnyselementeiksi, ja itseajastettua M-of-N-koodia. Joissakin tapauksissa tämä mahdollistaa yksinkertaisempien piirien rakentamisen. Huomaa, että G-kiikkujen käytön vuoksi DIMS- ja NCL-mikroputkilinjat toteuttavat vain I-conditioningin [74] . Joitakin tapoja rakentaa mikroputkilinjoja TAI-ehdollisuudella käsitellään julkaisussa [75] [76] . Tarkkaan itsesynkronisia mikroputkijohtopiirejä voidaan myös syntetisoida, kun käännetään ohjelmia korkean tason kielistä. On kuitenkin odotettavissa, että tällä tavalla saadut suunnitelmat eivät ole optimaalisia. Esimerkiksi kohdassa [77] syntetisoitu summain on monimutkaisempi kuin kohdassa [78] ehdotettu .

Asynkroniset primitiivit

Ajatus primitiivien käyttämisestä asynkronisen piirin rakentamiseen on samanlainen kuin konstruktorin idea. Tällaisen rakentajan yksityiskohtien tulee olla mahdollisimman yleisiä [4] . Yleensä niitä kuvataan stabiilien ja turvallisten Petri-verkkojen fragmenteilla [79] [44] . Tunnetuimmat asynkroniset primitiivit ovat:

Puskurirekisteri

Esitettiin ensimmäisen kerran vuonna [70] nimellä kaksirivinen viive (katso myös [71] [1] ) ja tunnetaan parhaiten heikkolaatuisena puolipuskurina, WCHB [80] .

Cell of David

Nimetty ranskalaisen insinöörin René Davidin mukaan, joka ehdotti sitä ensimmäisenä [81] . Solun transistoritoteutusta kutsutaan yksipaikkapuskuriksi , jonka yleistyksiä käsitellään julkaisuissa [1] [2] [3] [49] [82] [83] [84] .

Palautuskaavio

Sitä ehdotettiin ensimmäisen kerran vuonna [1] ja sitä parannettiin vuonna [2] . Jälkimmäistä vaihtoehtoa käsitellään artikkelissa [3] ja se tunnetaan monikäyttöpiirinä , D-elementtinä , Q-elementtinä [87] ja S-elementtinä [30] [88] .

Laskentalaukaisin

Toggleksi kutsutaan myös kahdella taajuudenjakajaa, joka varmistaa transienttien loppuunsaattamisen. Käänteisiin tuloihin perustuvat kytkimen varhaiset versiot löytyvät julkaisusta [31] [94] [95] [96] . Piirin [94] siirtymäkaavio on esitetty kuvassa. 5,31 tuumaa [2] . Tuloinvertterien viiveen oletetaan kaikissa näissä järjestelmissä olevan nolla, ja joko XOR-elementti tai XNOR-elementti toimii indikaattorina. Vaihtoehto vaihtamisesta, jossa käytetään kaksoisportteja 1AND-2OR-NOT ja 1OR-2AND-NOT, on annettu kohdassa [97] . Huomaa, että tällainen toteutus on ollut tiedossa ainakin vuodesta 1971 [98] . Toinen vaihtoehto samoja elementtejä ja kahta invertteriä käyttävästä vaihdosta on ehdotettu julkaisussa [99] ja sitä käsitellään yksityiskohtaisesti julkaisussa [100] . Vaihteen toteuttamista vain NAND (OR-NOT) -elementeissä [1] [2] kutsutaan joskus Harvardin liipaisuksi ja se on ollut tiedossa ainakin vuodesta 1964 [101] . Kompaktit staattiset Harvardin CMOS-kiikkupiirit on esitetty kohdassa [102] [103] [104] ja piiri kuormitusvastuksilla kohdassa [105] . Laskentalaukaisimen dynaaminen kaavio, jossa edellinen tila on tallennettu säiliöihin, on annettu kohdassa [106] . Huomaa, että useimmat laskentakiikut ovat peräkkäisiä piirejä ja siksi ne voidaan toteuttaa vain 2I-NOT-elementeissä. Laukaisimien laskemiseen on kuitenkin olemassa jakojärjestelmiä. Esimerkiksi julkaisussa [107] hajaantuva ja ilmeisen hankala piiri on kuvattu neljällä loogisella ja kahdella C-elementillä. Menestyneempi esimerkki on 2I-NOT:n JK-flip-flopin jakelujärjestelmä. Yhdistämällä syötteet J ja K saadaan laskeva flip-flop.

Laskentakiikkujen sarjaliitäntä antaa moninumeroisen laskurin, jossa purkaustoimintojen määrä on puolet purkaustoimintojen määrästä . Tällaisten laskurien riippumattomuuden varmistamiseksi viiveistä käytetään yleensä transienttien päättymisen indikaattoria kaikilla numeroilla [1] . Putkilinjan laskurimalli ehdotettiin ensimmäisen kerran vuonna [1] , patentoitiin vuonna [108] ja painettiin uudelleen vuonna [2] . Vakiovasteajan laskureiden tekniset tiedot ja kaaviot on annettu kohdassa [109] [110] [97] . Myös kohdassa [97] on annettu peräkkäinen laskuri, jolla on siirtoviive. Kohdassa [111] ehdotettiin ohjelmoitavaa laskuria, jossa vuorovaikutus ympäristön kanssa suoritetaan viimeisen bitin kautta. Tästä johtuen saavutetaan vakio reaktioaika laskuriin lähetettävän pyynnön ja vastauksen välillä. N pyynnön jälkeen vastaanotettu vastaus on signaali, jonka taajuus jaettuna N:llä. $i$ $i-1$

Suunnittelumenetelmät

Suunniteltaessa asynkronista piiriä, sinun on tehtävä oletus viiveistä. Itsesynkronointimetodologiassa käytetään Mullerin hypoteesia johtoviiveistä - koko johdinviive tuodaan elementin lähtöön, ja johdinviiveiden leviäminen haaran jälkeen voidaan jättää huomiotta. Tässä tapauksessa johdot jätetään yleensä huomiotta. Mullerin hypoteesin rikkominen johtaa käyttäytymisen kausaalisuuden rikkomiseen, mikä on itsesynkronoinnin looginen perusta. Syy-yhteys edellyttää, että jokainen tapahtuma järjestelmässä on syy vähintään yhdelle muulle tapahtumalle (itsesynkronisten järjestelmien indikaattoriominaisuus [2] ). Loogisissa rakenteissa, toisin kuin siirtojärjestelmissä, johdonpalan tilan muutos haaran jälkeen ei välttämättä johda logiikkaelementin vaihtoon, eikä sitä siksi näytetä. Tässä tapauksessa lanka alkaa toimia muistielementtinä. Tämän torjumiseksi, eli sellaisten piirien rakentamiseksi, jotka eivät riipu johtimien viiveistä, on käytettävä joko erityisiä kytkentämenetelmiä (joka kaventaa toteutettujen piirien luokkaa [112] ) tai erityisiä loogisia tai topologisia rakenteet, kuten isokroniset haarautumiset [113] [114] [115] tai kenttähaarukat [116] [117] , jotka edellyttävät uusien hypoteesien ja/tai teknologiaspesifisten suunnittelutekniikoiden käyttöönottoa. Tämä ongelma pahenee, kun viiveiden vaikutus johtimissa ja näiden viiveiden leviäminen lisääntyy. Suurin osa nykyaikaisista suunnittelumenetelmistä johtaa piireihin, jotka ovat lähes viiveelle epäherkkiä, eli piireihin, joissa kaikki haarat ovat riittävän lyhyitä ja siksi isokronisia [118] [119] . Asynkronisten piirien synteesin pääongelma on muotoiltu seuraavasti [120] [121] . Asetetaan spesifikaatio, joka simuloi todellista prosessia. Sitten se analysoidaan prosessin sekä hyödyllisten että poikkeavien ominaisuuksien paljastamiseksi. Analyysin tulosten perusteella alkuperäistä spesifikaatiota muutetaan poikkeavuuksien ehkäisemiseksi ja/tai poistamiseksi. Uuden, muunnetun spesifikaation mukaan syntetisoidaan piiri, jonka käyttäytyminen vastaa alkuperäistä spesifikaatiota. Lyhyt luettelo menetelmistä tapahtumatyyppisiin malleihin perustuvien asynkronisten piirien analysoimiseksi ja syntetisoimiseksi on annettu julkaisussa [122] . Näiden mallien koko käyttösykliä nykyaikaisissa kehitystyökaluissa käsitellään [123] . Synteesimenetelmiä, jotka perustuvat ohjelmien kääntämiseen korkean tason kielistä sekä jäljitysteoriaan, tarkastellaan julkaisussa [124] [125] [126] .

Petri verkot

Loogisten piirien käyttäytymisen mallintamiseen käytetään yleensä vakaita ja turvallisia Petri-verkkoja [44] . Tällaiset verkot eivät kuitenkaan voi mallintaa varhaisia tuloksia, koska siirtymälaukaisu perustuu AND-ehtoihin. TAI-ehdoittelun kuvaamiseksi verkon on oltava turvaton (enemmän kuin yksi merkki yhdessä paikassa). Kun piirin käyttäytyminen on määritelty, on tarpeen muuttaa Petri-verkko muutoskaavioksi (Muller-diagrammi), joka on graafi, jonka kärjet on merkitty stabiilien ja virittyneiden elementtien lähtöjen vektorilla. Seuraavaksi sinun tulee varmistaa, että tuloksena oleva kaavio on puolimodulaarinen. Jos ei, tämä tarkoittaa, että Petri-verkkojärjestelmän alkuperäinen kuvaus on epätäydellinen ja lisätapahtumia tulisi ottaa käyttöön. Jos muutoskaavio on puolimodulaarinen, niin siirtymäkaaviosta on mahdollista rakentaa elementtien herätefunktiot. Lisäksi, jos nämä toiminnot ovat toteutuksen perustan elementtiluettelossa, kaikki on kunnossa. Jos ei, sinun on otettava käyttöön lisämuuttujia ja siksi muutettava alkuperäistä tehtävää siten, että kaikki elementtien toiminnot vastaavat toteutuspohjan toimintoja. Tämä ongelma on hyvin monimutkainen ja sen muodollinen ratkaisu on kaukana optimaalisesta toteutuksesta.

Signaalikaaviot

Perustuu Petri-verkkoihin, joissa siirtymät on merkitty signaalien nimillä. Niitä ehdotettiin ensimmäisen kerran [131] ja kuvattiin yksityiskohtaisemmin kahdessa eri lähestymistavassa [132] ja [133] . Tunnetaan nykyään parhaiten nimellä Englanti. Signal Transition Graphs, STG [134] .

Yksinkertaisin STG-luokka, STG/MG, vastaa leimattujen Petri-verkkograafien luokkaa. Nämä ovat Petri-verkkoja, joissa jokaisessa asemassa on enintään yksi tulosiirtymä ja yksi lähtösiirtymä. Tällaisessa kaaviossa sijainnista voidaan poistaa merkit vain yhden siitä pois johtavan siirtymän kautta, ja kun siirtymä on otettu käyttöön, se voidaan poistaa käytöstä vain varsinaisessa alussa, joten tilanne, jossa joko A tai B voi esiintyä, mutta ei molempia, ei voida käsitellä. Huomaa, että graafisesti STG korvaa merkityn siirtymän otsikollaan ja yhden tulon ja yhden lähdön paikat jätetään pois. Näissä ala-asennossa olevat merkit asetetaan yksinkertaisesti vastaavalle kaarelle. STG:ssä siirtymätunnisteet eivät sisällä vain signaalin nimeä, vaan myös tietyn siirtymän tyypin, joko nousevan ("+") tai laskevan ("-").

Siten, kun merkinnällä varustettu siirtymä laukeaa , signaali vaihtuu arvosta 0 arvoon 1; kun merkillä merkitty siirtymä laukeaa , signaali vaihtuu 1:stä 0:aan. Tulosignaalien siirtymät erotetaan myös alaviivalla. Piirien luomiseen STG:n avulla tarvitaan usein yksi tai useampi rajoitus: elävyys, luotettavuus, pysyvyys, johdonmukainen tilan osoitus, yksilöllinen tilamääritys, yksijaksoiset siirtymät. $a+$ $a$ $a-$ $a$

STG on elossa, jos jokaisesta saatavilla olevasta merkinnästä jokainen siirtymä voidaan lopulta ampua.

STG on luotettava, jos mikään asema tai kaari ei voi koskaan sisältää useampaa kuin yhtä merkkiä.

STG on vakio, jos kaikilla kaarilla a* → b* (jossa t* tarkoittaa siirtymää t+ tai t-) on muita kaaria, jotka takaavat, että b* alkaa ennen vastakkaista siirtymää a*.

STG:llä on johdonmukainen tilamääritys, jos signaalisiirtymät vaihtelevat tiukasti + ja - välillä (eli et voi palata samaan tilaan).

STG:llä on ainutlaatuinen tilamääritys, jos kahdella eri STG-merkinnällä ei ole identtistä merkitystä kaikille signaaleille.

STG:ssä on yksijaksoisia siirtymiä, jos jokainen signaalin nimi STG:ssä esiintyy täsmälleen yhdessä nousevassa ja laskevassa siirtymässä.

Muuta kaavioita

Muutoskaavioissa (CD ) [135] [136] [137] , kuten STG:issä, on solmuja, jotka on merkitty siirtymisiin ja siirtymien välisiin kaareihin , jotka määrittelevät sallitut siirtymälaukaisusekvenssit. CD-levyillä on kolmenlaisia kaaria: vahva etusijaisuus, heikko etusijaisuus ja yhdistämätön vahva etusijaisuus sekä alkumerkintä, vaikka merkit sijoitetaan CD-siirtymiin paikkojen sijaan. Vahvat kaaret ovat samanlaisia kuin STG:n kaaret, ja niitä voidaan pitää AND-kaareina, koska siirtymä ei voi alkaa ennen kuin kaikki siihen osoittavat kaaret on merkitty merkillä. Heikko ensisijaisuuskaaret ovat TAI-kaareja, joissa siirtymä voi laukea aina, kun mikä tahansa siirtymä, jolla on heikko etuusaste, merkitään. Huomaa, että siirtymillä ei voi olla voimakkaita ja heikkoja kaaria samanaikaisesti. Kun voimakkaat tai heikot kaaret aiheuttavat siirtymän tuleen, kaikissa tähän siirtymään osoittavissa kaarissa merkintä poistetaan ja sijoitetaan kaikkiin kaareihin, jotka sallivat siirtymisen tuleen. Koska siirtymä, jossa on heikon etusijan kaaret, voi laukea ennen kaikkia kaaria, joissa on merkkejä, merkittömiin kaareihin on lisätty avoimet silmukat osoittamaan yhden merkin "velkaa". Kun merkki saavuttaa kaaren velan kanssa, merkki ja velka kumoavat toisensa. Siten, jos merkki saapuu jokaiseen solmun ensisijaisuuden omaavaan sisääntulokaareen (jos yhtäkään näistä kaarista ei ole alun perin merkitty markkereilla tai avoimilla silmukoilla), se laukaisee vain kerran ja voi tehdä niin heti, kun ensimmäinen merkki saapuu. Lopuksi, vahvan etusijan kaaret, jotka julkaistaan, ovat identtisiä vahvan etusijan kaarien kanssa, paitsi että laukaisuun johtavan siirtymän jälkeen kaari ei enää pidä järjestelmää (jota katsotaan poistetuksi CD:ltä). Siten näitä kaaria voidaan käyttää yhdistämään alkuperäinen, ei-toistuva siirtymien joukko äärettömästi toistuvaan sykliin.

Ehdolliset loogiset verkot

Niitä ehdotettiin ensimmäisen kerran vuonna [59] nimellä Englanti. Causal Logic Nets, CLN yhdistämään Petri-verkkojen edut ja muutoskaaviot esittämään kausaalisuuden eri muotoja [60] .

NCL lähestymistapa

Lyhenne NCL tulee sanoista Null Convention Logic ja osoittaa erottimen 00 käyttöä . NCL-lähestymistapaa ehdotettiin julkaisussa [138] operaatiolohkoille, jotka koostuvat pääasiassa itse ajastavasta yhdistelmälogiikasta.

NCL-elementit ovat yleistetyn C-elementin erikoistapaus, joka saadaan Shannon-hajotelmalla muodossa , missä ja ovat set- ja reset-funktiot. Jos nämä funktiot ovat ortogonaalisia, ts. , sitten on isotoni (positiivinen unate) by . Näin ollen on mahdollista sulkea pois, joten . NCL käyttää kynnyksen asetus- ja palautustoimintoja, joissa on enintään 4 muuttujaa. NCL käyttää myös kolmea ei-kynnysfunktiota, jotka voidaan toteuttaa useilla NCL-elementeillä. NCL+:n täydentävässä lähestymistavassa käytetään erotinta 11 . NCL:lle on yksi nollaustoiminto , mutta useita asetustoimintoja [139] [140] . NCL+:ssa sitä vastoin on yksi asetustoiminto ja useita nollaustoimintoja [141] . Tämän seurauksena on tietty symmetria NCL- ja NCL+-elementtien CMOS-toteutusten välillä [142] , [143] . $x={\overline {x}}S(\mathbf {x} )\vee x{\overline {R}}(\mathbf {x} )$ $S(\mathbf {x} )$ ${\overline {R}}(\mathbf {x} )$ $S(\mathbf {x} )R(\mathbf {x} )=0$ $S(\mathbf {x} )\leqslant {\overline {R))(\mathbf {x} )$ $x=f(\mathbf {x} )$ $x$ $\overline{x}$ $x=S(\mathbf {x} )\vee x{\overline {R))(\mathbf {x} )$ $R(\mathbf {x} )={\overline {x_{1}\vee x_{2}\vee ...\vee x_{n}}},n\leqslant 4$ ${\displaystyle S(\mathbf {x} )=x_{1}x_{2}...x_{n))$

Huomaa, että lähestymistapaa, jossa käytetään, kuten NCL, erikoistyyppisiä T-kiikkuja, ehdotettiin paljon aikaisemmin [1] . Siinä on kaksi eroa, ensimmäinen on parafaasipiirit ja toinen on toiminnallisesti täydellinen perusta. Samankaltaisuus näiden kahden lähestymistavan välillä on oletus, että peruselementin piirit eivät ole herkkiä sisäisten johtimien viiveille (DI-oletus). Tämä mahdollistaa sellaisten piirien toteuttamisen, jotka eivät ole herkkiä elementtien välisten kytkentäjohtojen viiveille. CMOS NCL -toteutukset ovat kuitenkin erittäin tilaa vieviä, esimerkiksi TH24-elementti koostuu 28 transistorista [143] . Tämä saattaa rikkoa DI-oletusta, puhumattakaan aiemman lähestymistavan yleisen moduulin 8-tuloisesta AND-OR-NOT [144] . Siten hinta, joka maksetaan epäherkkyydestä johtoviiveille, on äärimmäinen redundanssi, alhainen nopeus ja piirien riittämätön luotettavuus CMOS-toteutuksissa. Huomaa myös, että koska kynnysfunktiot ovat monotonisten funktioiden osajoukko, molempia mainittuja lähestymistapoja voidaan pitää peräkkäisten kaavioiden kehittämisenä kynnyselementeille [145] [146] [147] [148] .

Toimintalohkojen rakentamista NCL:ään kutsutaan Flow Computationiksi . Nämä lohkot ovat kytkettyjä oskillaattoreita, jotka suorittavat rinnakkaisia laskelmia. Samanlaista periaatetta käytetään kaksiulotteisissa jakajissa [149] [150] [151] .

Viiveaika-oletukset

Joskus annettua käyttäytymistä ei voida toteuttaa Muller-mallissa (elementtien viiveet ovat rajattomat). Tyypillisesti tämä ongelma liittyy annettuun toteutusperusteeseen. Ainoa ratkaisu tässä tapauksessa on käyttää ajoitusoletuksia. Tässä on joitain merkkejä tällaisesta ongelmakäyttäytymisestä:

Tulosignaali kytketään kahdesti peräkkäin, jolloin lähtö vaihtuu . Toisin sanoen käyttäytymisessä on fragmentti . Sellaista käytöstä ei voida toteuttaa millään perusteella. On oletettava, että pulssin kesto riittää (vähintään) kahteen sisäisten signaalien kytkentään. $a$ $x$ $a+\to a-\to x+$ $a+\to a-$
Vaatimus toteuttaa piiri monotonisesti homogeenisella pohjalla, esimerkiksi vain NAND-elementeillä. Määritettyä käyttöliittymää ei voi muuttaa. Tämä tarkoittaa, että uusien sisäisten tapahtumien lisääminen ennen syöttötapahtumia on kielletty. NAND-periaatteella jokainen synkronointi tapahtuu vain tapahtumien mukaan. Tästä seuraa, että itsenäisessä käyttäytymisessä jokaisen peräkkäisen haaran tulee alkaa ja päättyä . Uusien tapahtumien lisäämisen kielto ennen syöttötapahtumia (ei-itsenäisen käyttäytymisen osalta) voi johtaa ja :n epätasapainoon . Jos enemmän kuin , niin järjestelmä ei ole toteutettavissa NAND-perusteella. Esimerkkinä voisi olla C-elementin toteutus. $+$ $-$ $+$ $+$ $-$ $+$ $-$
Full Acknowledgement (CA) -elementtien käyttö [152] . Anna tapahtumien syöttää ja aloittaa vaihtoehtoiset haarat 1 ja 2. Jos haarassa 2 on tapahtuma , niin kaavio ei ole toteutettavissa CA-elementeillä [153] . $a+$ $b+$ $a+$

Perustiedot ja tulokset

Asynkronisia piirejä voidaan pitää rengasoskillaattorin yleistyksenä. Eli jos piirin lähdöt on kytketty ulkoisen ympäristön mallin kautta tuloihin, piiri alkaa värähdellä.
Erotin (välike) on vain kaksivaiheisissa itseajasteisissa (SS) koodeissa. Yksivaiheinen CC-koodi on koodi, jossa on suoria siirtymiä. Muita yksivaiheisia CC-koodeja ei ole.
Loogisten funktioiden toteutus. Toistaiseksi paras yleinen lähestymistapa on ristiintoteutus [117] [154] . Jokaisella kahden tai useamman muuttujan loogisella funktiolla on toiminnallisia rotuja, joita ei periaatteessa voida taistella. Vertailukelpoisissa sarjoissa unate-funktio on kuitenkin vapaa toiminnallisista kilpailuista. Siksi tuplaamme syötemuuttujien lukumäärän ja korvaamme muuttujan käänteisarvon riippumattomalla muuttujalla. Jotta syöttöjoukot tulisivat vertailukelpoisiksi, tarvitaan kaksivaiheinen kuri, jossa jokainen työjoukko on välissä välikappaleella (joko kaikista noloista tai kaikista ykkösistä koostuva erotin). Koska välike on verrattavissa mihin tahansa toimivaan joukkoon, saadaan, että kaksivaiheisessa syötteiden sarjassa kaikki vierekkäiset joukot ovat vertailukelpoisia, mikä on välttämätöntä toiminnallisten rotujen puuttuessa. Loogiset kilpailut säilyvät (toteutusattribuutti). Tässä tapauksessa ristiinkäyttö auttaa. Lisätään toinen toteutuskanava, joka toteuttaa käänteisfunktion (ensimmäinen kanava toteuttaa itse funktion). Lisäksi tämän kanavan toteutuksen tulisi olla pääkanavan kaksoistoteutus. Tällä toteutuksella kaikki puhtaat invertterit kussakin kanavassa korvataan ristikytkennöillä, koska tietyn tason elementin jokainen lähtö vastaa käänteisen kanavan samassa kerroksessa olevan elementin lähtöä. Nämä kaksi lähtöä muodostavat paravaiheisen koodiparin, mikä yksinkertaistaa huomattavasti logiikan indikaattorin rakentamista. Käytettäessä kaksivaiheista kurinalaisuutta välikkeen kanssa, kaksivaiheinen toteutus CMOS-tekniikassa ei johda transistorien määrän kasvuun verrattuna kellotettuun yksivaihelogiikkaan. Tämä johtuu siitä, että CMOS-piirit sisältävät yksivaiheisen toteutuksen yhteydessä suoria ja käänteisiä kanavia. Itsesynkronoituvien koodien redundanssin analyysi viittaa siihen, että synkronisessa yhdistelmäpiirissä, jossa on sisäänmenot ja lähdöt, täytyy olla asynkroninen piiri, jossa on tulot ja lähdöt. Tämä arvio vastaa hypoteettista toteutusta minimaalisella lisälaitteistolla, eli käytännössä alaraja ei ole saavutettavissa. $h$ $q$ $h+log_{2}(h)$ $q+log_{2}(q)$
Indikaattorien käyttöönotto. Transienttiprosessien päättymishetkien ilmaisevat kanavat on rakennettu T-flip-flopsien pohjalta. Koska G-flip-flop sisältää JA-komponentin, sen tulojen määrä on rajoitettu. Siksi on tarpeen käyttää joko G-flip-flopsien pyramideja tai rinnakkaispakkausjärjestelmiä, mikä johtaa laitekustannuksiin ja näyttöpiirin viiveen lisääntymiseen, mikä voi heikentää suorituskykyä rajusti todellisten viiveiden vuoksi. Käyttämällä MOS-transistorin kaksisuuntaisen johtavuuden ominaisuutta voit rakentaa kaksivaiheisen ilmaisinpiirin, jossa on käytännössä rajoittamaton määrä tuloja ja laitteiden kulutus 4 transistoria ilmoitettua tuloa kohti [155] [156] [154] .
Jotkut itsesynkroniset laitteet voidaan toteuttaa merkityksettömällä laitteistolisäyksellä synkroniseen toteutukseen verrattuna. Esimerkiksi laskurit (1974) ja muisti (1986) [157] [158] [159] [160] .
Viiveestä riippumattomat piirit (DI [161] , vaahto-kumikääre [162] ), jotka koostuvat yksilähtöisistä elementeistä, voivat sisältää vain inverttereitä ja C-elementtejä, mikä ei mahdollista käytännöllisten piirien rakentamista riittävän joustavasti [112] . [163] . On mahdotonta rakentaa täysin viiveestä riippumatonta G-liipaisinta, RS-liipaisinta, T-liipaisinta [117] .
Mikä tahansa jakelukaavio voidaan toteuttaa oikein kaksituloisille AND-NOT (OR-NOT) -elementeille, joiden kantavuus on enintään kaksi. Mikä tahansa puolimodulaarinen piiri voidaan toteuttaa oikein vain, kun näitä elementtejä käytetään yhdessä tai kun käytetään kolmituloisia JA-TAI-EI -elementtejä. Kysymys puolimodulaaristen piirien oikeasta toteutuksesta vain NAND-elementeillä (OR-NOT) jää avoimeksi [2] [164] [165] . Käytännössä minimikannassa ei kuitenkaan ole paljon järkeä tuloksena olevien piirien suuren monimutkaisuuden vuoksi. Haaroituskertoimien arvojen kasvaessa ja toiminnallisuuden lisääntyessä piireistä tulee kompakteja. Nykyaikaisessa CMOS-tekniikassa on suositeltavaa käyttää elementtejä, joiden monimutkaisuus ei ylitä 4I-4OR-NOT. Ei ole olemassa NAND-elementtien puolimodulaarista piiriä, joka ei olisi herkkä viiveille vähintään kahdessa johdon haarassa, joka on kytketty sellaisen elementin lähtöön, jossa tämän piirin tilat ovat elossa [166] . Jos johto haarautuu, tämä on TAI-toiminto, joten jonnekin on osoitettava signaalit haarautuvissa johtimissa (OR-conditioning). Kaikki yllä oleva pätee vain parafaasitoteutukseen, jonka erikoistapaus on C-elementin toteutus vain NAND-elementeillä. Kysymys yksivaiheisten jakelupiirien toteuttamisesta vain NAND-elementeillä jää avoimeksi. Yksivaiheisen C-elementin tapauksessa tarvitaan kuitenkin molempia elementtejä. Todellakin, voimakkaan syy-seuraussuhteen toteuttamiseksi nousevilla rintamilla tarvitaan JA-EI-elementti, ja putoavilla - TAI-EI-elementti.
Samalla johdolla pyyntö voidaan lähettää jännitteellä ja kuittaus virralla. Tässä tapauksessa transienttiprosessien päättymishetkien osoittamiseksi on tarpeen käyttää CMOS-elementtien kulutetun virran antureita. Tällaisia antureita on kuitenkin vaikea toteuttaa, ja niiden suorituskyky on riittämätön. Näin ollen ajatus yhdistetystä näytöstä ei johda laitteiston yksinkertaistamiseen käytännössä. Esimerkki tämän idean onnistuneesta käytöstä on itsesynkronisen tiedonsiirron menetelmä, jossa jokainen bitti lähetetään yhdellä johdolla [167] . Tämä menetelmä vaatii vain johtoja binääribittikoodin lähettämiseen rinnakkain , eikä sen suorituskyky ole huonompi kuin siirrettäessä dataa kahden johdon kautta. $n$ $n+2$
Transienttien valmistumisindikaattoreita voidaan rakentaa perustuen kynnyspiireihin, joissa on useita lähtöjä [168] .

Bibliografia

↑ 1 2 3 4 5 6 7 8 9 10 11 12 13 14 A. G. Astanovsky, V. I. Varshavsky, V. B. Marakhovsky jne. Jaksolliset automaatit. M. Nauka, 1976, 423 s. (linkki ei saatavilla)
↑ 1 2 3 4 5 6 7 8 9 10 11 V. I. Varshavsky, M. A. Kishinevskiy, V. B. Marakhovsky jne. Asynkronisten prosessien automaattinen ohjaus tietokoneissa ja erillisissä järjestelmissä. M.: Nauka, 1986. (pääsemätön linkki) ( VI Varshavsky (toim.). Self-Timed Control of Concurrent Processes. (pääsemätön linkki) )
↑ 1 2 3 V. I. Varshavsky, V. B. Marakhovsky, L. Ya. Rosenblum, A. V. Yakovlev, "Asynchronous parallel processs and self-synchronous circuits", Electronic technology. Ser. Esim. laatu, standardointi, metrologia, testit, voi. 5. nro 4, s. 3-33, 1988.
↑ 1 2 3 4 A. V. Yakovlev, A. M. Koelmans, "Petrinets and digital hardware design," Lectures on Petri Nets II: Applications, vol. 1492, s. 154-236, 1998.
↑ CH van Berkel, MB Josephs, SM Nowick, "Applications of asynchronous circuits", Proceedings of the IEEE, voi. 87, nro. 2, s. 223-233, 1999 . Haettu 16. syyskuuta 2015. Arkistoitu alkuperäisestä 5. marraskuuta 2015. (määrätön)
↑ PSK Siegel, automaattinen teknologiakartoitus asynkronisille malleille. PhD-väitöskirja, Stanfordin yliopisto, 1995, 159 s. . Haettu 14. heinäkuuta 2015. Arkistoitu alkuperäisestä 14. heinäkuuta 2015. (määrätön)
↑ P. Franklin, D. Winkel ja E. Brunvand, "Modulaaristen itse ajastettujen suunnittelutyylien vertailu", raportti UUCS-95-025, Utahin yliopisto, 1995. . Haettu 5. maaliskuuta 2016. Arkistoitu alkuperäisestä 1. elokuuta 2017. (määrätön)
↑ CG Wong, AJ Martin ja P. Thomas, "An arkkitehtuuri asynkronisille FPGA:ille", IEEE Int. Konferenssi kenttäohjelmoitavasta teknologiasta (FPT) 2003, s. 170-177.
↑ D. Shang, F. Xia, A. Yakovlev, "Asynkroninen FPGA-arkkitehtuuri hajautetulla ohjauksella", IEEE Int. Symposium on Circuits and Systems (ISCAS) 2010, s. 1436-1439. . Haettu 23. heinäkuuta 2015. Arkistoitu alkuperäisestä 24. heinäkuuta 2015. (määrätön)
↑ Y. Komatsu, M. Hariyama ja M. Kameyama, "Architecture of an Asynchronous FPGA for Handshake-Component-Based Design", IEICE Transactions on Information and Systems, voi. E96-D, no. 8, 2013, s. 1632-1644. . Haettu 26. heinäkuuta 2017. Arkistoitu alkuperäisestä 31. heinäkuuta 2017. (määrätön)
↑ Renesas Electronics. ASIC-tuotekatsaus, 2011. . Käyttöpäivä: 15. marraskuuta 2019. Arkistoitu alkuperäisestä 15. marraskuuta 2019. (määrätön)
↑ M. Courvoisier, "Asynkroninen logiikkataulukko loogisten järjestelmien toteuttamiseen rinnakkain", Electronics Letters, voi. 14, ei. 4, s. 119-121, 1978.
↑ RW Hartenstein, A. Hirschbiel ja M. Weber, "Patil array - A Petri net hardware implementation", CompEuro 1988, pp. 26-33.
↑ W. Eisele, G. Eckstein, J. Beister, "VMEbus-ohjaimen synteesi kommunikoimalla asynkronisia peräkkäisiä piirejä", Kaiserslautern University, 1994. . Käyttöpäivä: 27. helmikuuta 2016. Arkistoitu alkuperäisestä 6. maaliskuuta 2016. (määrätön)
↑ L. Lloyd, K. Heron, AM Koelmans, AV Yakovlev, "Asynchronous microprocessors: From high level model to FPGA implementation", Journal of Systems Architecture, voi. 45, nro. 12-13, s. 975-1000, 1999. . Haettu 27. helmikuuta 2016. Arkistoitu alkuperäisestä 12. heinäkuuta 2012. (määrätön)
↑ 1 2 S. W. Moore ja P. Robinson, "Rapid prototyping of self-timed circuits", IEEE Int. Konferenssi tietokonesuunnittelusta (ICCD) 1998, s. 360-365. . Haettu 1. maaliskuuta 2016. Arkistoitu alkuperäisestä 8. elokuuta 2017. (määrätön)
↑ 1 2 K. Meekins, D. Ferguson ja M. Basta, "Delay insensitive NCL reconfigurable logic", IEEE Aerospace Conference 2002, voi. 4, s. 1961-1966
↑ JV Manoranjan ja KS Stevens, "Burst-mode asynchronous controller Implementation on FPG käyttäen suhteellista ajoitusta", IEEE Southern Conference on Programmable Logic (SPL) 2014, s. 1-6. . Haettu 31. heinäkuuta 2017. Arkistoitu alkuperäisestä 31. heinäkuuta 2017. (määrätön)
↑ R. Payne, "Asynchronous FPGA Architectures", IEE Proceedings, Computers and Digital Techniques, voi. 143, nro. 5, s. 282-286, 1996. . Haettu 3. maaliskuuta 2016. Arkistoitu alkuperäisestä 10. maaliskuuta 2016. (määrätön)
↑ P.Y.K. Cheung. Ovatko asynkroniset ideat hyödyllisiä FPGA:ssa? . This Asynchronous World 87-95 (2016). Haettu 19. helmikuuta 2017. Arkistoitu alkuperäisestä 20. helmikuuta 2017. (määrätön)
↑ Z. Hajduk, "Yksinkertainen menetelmä asynkronisten piirien toteuttamiseksi kaupallisissa FPGA:issa", Integration the VLSI Journal, voi. 59, 2017, s. 31-41.
↑ VB Marakhovsky, AV Surkov, "Vuorovaikutteisten automaattien GALA-järjestelmät", Tekninen raportti, 2016 . Haettu 13. kesäkuuta 2016. Arkistoitu alkuperäisestä 17. kesäkuuta 2016. (määrätön)
↑ MB Gokhale, PS Graham, Field-Programmable Gate Arrays, § 2.1 in Reconfigurable Computing: Laskennan nopeuttaminen kenttäohjelmoitavilla porttitaulukoilla. Springer, 2005, 238 s. . Haettu 17. huhtikuuta 2019. Arkistoitu alkuperäisestä 17. huhtikuuta 2019. (määrätön)
↑ H. Kaeslin, Kenttäohjelmoitava logiikka, Ch. 2 ylhäältä alas digitaalisessa VLSI-suunnittelussa: Arkkitehtuureista porttitason piireihin ja FPGA:hin, s. 41-61, Elsevier, 2014. . Haettu 17. huhtikuuta 2019. Arkistoitu alkuperäisestä 17. huhtikuuta 2019. (määrätön)
↑ JC Kalb, "JK master-slave flip-flop", patentti US3591856, heinäkuu. 6, 1971 . Haettu 29. heinäkuuta 2019. Arkistoitu alkuperäisestä 29. heinäkuuta 2019. (määrätön)
↑ D. Sokolov, I. Poliakov ja A. Yakovlev, "Asynchronous data path models", IEEE Int. Conference on Application of Concurrency to System Design (ACSD) 2007, s. 197-210. . Haettu 4. elokuuta 2019. Arkistoitu alkuperäisestä 17. kesäkuuta 2018. (määrätön)
↑ Y. Zhou, C. Shi, Z. Deng ja A. Yakovlev, "Asynchronous dual rail -koodattujen piirien synteesi ja optimointi osittaisen kuittauksen perusteella", IEEE Int. ASIC 2017 -konferenssi, s. 496-503. . Haettu 6. elokuuta 2019. Arkistoitu alkuperäisestä 6. elokuuta 2019. (määrätön)
↑ tutorial:synthesis:initialisation:start - Workcraft . Haettu 8. huhtikuuta 2019. Arkistoitu alkuperäisestä 8. huhtikuuta 2019. (määrätön)
↑ Kaksi- ja kolmituloiset G-flip-flop-transistoripiirit on tunnettu ainakin vuodesta 1969 lähtien JJ Gibson, "Logic circuits employing field effect transistors", patentti US3439185, huhtikuu. 15, 1969. Arkistoitu 30. maaliskuuta 2019 Wayback Machinessa
↑ 1 2 C. H. van Berkel, "Varo isokronista haarukkaa", raportti UR 003/91, Philips Research Labs, 1991.
↑ 1 2 3 R. Miller, Nopeudesta riippumattomien kytkentäpiirien teoria, Ch. 10 kirjassa. Kytkentäpiirien teoria. Osa 2: Sekvenssipiirit ja koneet. Nauka, 1971, s. 242-298. Arkistoitu 4. maaliskuuta 2016 Wayback Machinessa (RE Miller, "Theory of speed-independent circuits", Ch. 10 in Switching Theory. Vol. 2: Sequential circuits and machines. Wiley, 1965.)
↑ SJ Silver, JA Brzozowski, "Todellinen samanaikaisuus asynkronisen piirin käyttäytymisen malleissa", Formal Methods in System Design, voi. 22, ei. 3, s. 183-203, 2003. . Haettu 5. helmikuuta 2016. Arkistoitu alkuperäisestä 21. tammikuuta 2022. (määrätön)
↑ M. Kishinevsky, A. Kondratyev, A. Taubin, V. Varshavsky, "Nopeuksista riippumattomien piirien analyysi ja tunnistaminen tapahtumamallissa", Formal Methods in System Design, voi. 4, ei. 1, s. 33-75, 1994. Arkistoitu 11. kesäkuuta 2018 Wayback Machinessa ( "Analysis and Identification of Velocity Independent Circuits in an Event Model" Arkistoitu 22. heinäkuuta 2015 Wayback Machinessa )
↑ SH Unger, "Self-synchronizing circuits and non-fundamental mode operation", IEEE Transactions on Computers, voi. C-26, no. 3, s. 278-281, 1977.
↑ AV Yakovlev, AM Koelmans, L. Lavagno, "High level modeling and design of asynchronous interface logic", preprint, 1995. . Haettu 23. heinäkuuta 2015. Arkistoitu alkuperäisestä 7. elokuuta 2015. (määrätön)
↑ JA Brzozowski, "Asynkronisen piirin teorian aiheet", Viimeaikaiset edistysaskeleet muodollisissa kielissä ja sovelluksissa, voi. 25, s. 11-42, 2006. . Haettu 17. heinäkuuta 2015. Arkistoitu alkuperäisestä 22. heinäkuuta 2015. (määrätön)
↑ M. Shams, JC Ebergen, MI Elmasry, "Asynchronous Circuits", julkaisussa Wiley Encyclopedia of Electrical and Electronics Engineering, s. 1-23, 1999. . Käyttöpäivä: 30. tammikuuta 2016. Arkistoitu alkuperäisestä 12. huhtikuuta 2012. (määrätön)
↑ I.E. Sutherland, "Micropipelines", Communications of the ACM, voi. 32, nro. 6, s. 720-738, 1989 . Haettu 27. heinäkuuta 2015. Arkistoitu alkuperäisestä 10. syyskuuta 2016. (määrätön)
↑ G. Cornetta, J. Cortadella, "Asynchronous pipelined datapaths design technologys. A Survey", s. 1-31, 1997 . Haettu 13. syyskuuta 2015. Arkistoitu alkuperäisestä 28. syyskuuta 2015. (määrätön)
↑ M. Singh, SM Nowick, "MOUSETRAP: ultra-high-speed transit-signaling asynchronous pipelines", International Conference on Computer Design (ICCD) 2001, s. 9-17. . Haettu 27. heinäkuuta 2015. Arkistoitu alkuperäisestä 27. syyskuuta 2015. (määrätön)
↑ I. Sutherland ja S. Fairbanks, "GasP: A minimal FIFO control", International Symposium on Asynchronous Circuits and Systems (ASYNC) 2001, pp. 46-53. . Haettu 29. heinäkuuta 2015. Arkistoitu alkuperäisestä 27. syyskuuta 2015. (määrätön)
↑ V. Varshavsky, "Järjestelmän aika ja järjestelmän ajoitus", Int. Conf. on Semigroups & Algebraic Engineering 1997, pp. 1-25. . Käyttöpäivä: 28. tammikuuta 2016. Arkistoitu alkuperäisestä 4. helmikuuta 2016. (määrätön)
↑ V. Varshavsky, "Aika, ajoitus ja kello massiivisesti rinnakkaisissa laskentajärjestelmissä", Int. Conf. Massively Parallel Computing Systems 1998, pp. 100-106. (linkki ei saatavilla) . Käyttöpäivä: 28. tammikuuta 2016. Arkistoitu alkuperäisestä 3. helmikuuta 2016. (määrätön)
↑ 1 2 3 V. B. Marakhovsky, L. Ya. Rosenblum, A. V. Yakovlev. Rinnakkaisten prosessien simulointi. Petrin verkot. Pietari, Ammattikirjallisuus, 2014, 400-luku.
↑ RF Tinder, Engineering Digital Design, 2. painos, Academic Press, 2000, 884 s. . Käyttöpäivä: 16. marraskuuta 2015. Arkistoitu alkuperäisestä 17. marraskuuta 2015. (määrätön)
↑ RF Tinder, Asynchronous Sequential Machine Design and Analysis: Kattava kehitys kellosta riippumattomien tilakoneiden ja järjestelmien suunnitteluun ja analyysiin, Morgan & Claypool, 2009, 235 s. . Käyttöpäivä: 16. marraskuuta 2015. Arkistoitu alkuperäisestä 17. marraskuuta 2015. (määrätön)
↑ HW Lawson, B. Malm, "A joustava asynkroninen mikroprosessori", BIT Numerical Mathematics, voi. 13, ei. 2, s. 165-176, 1973 . Haettu 3. lokakuuta 2017. Arkistoitu alkuperäisestä 31. tammikuuta 2018. (määrätön)
↑ A. A. Vasenkov et al., "Mikroprosessorilaskentajärjestelmä", Tekijäntodistus SU674025, 15.7.1979.
↑ 1 2 B. J. Nordmann, B. H. McCormick, "Modular asynchronous control design", IEEE Transactions on Computers, voi. C-26, no. 3, s. 196-207, 1977 . Haettu 29. syyskuuta 2015. Arkistoitu alkuperäisestä 30. syyskuuta 2015. (määrätön)
↑ H. Lawson, Asynchronous Approach to Microprogramming. Luku 3 kohdassa Mikroohjelmointi ja laiteohjelmiston suunnittelumenetelmät. (toim. S. Habib), Wiley, 1988.
↑ R. Tinder, R.I. Klaus, "Mikroohjelmoitavat asynkroniset ohjaimet digitaalisille elektronisille järjestelmille", patentti US5063536, marraskuu. 5, 1991.
↑ RF Tinder, RI Klaus, JA Snodderley, "High-speed mikroohjelmoitavat asynkroniset ohjainmoduulit", IEEE Transactions on Computers, voi. 43, nro. 10, s. 1226-1232, 1994.
↑ Luku 4.5.3 D. I. Yuditskyn elämäkerrasta . Haettu 27. heinäkuuta 2015. Arkistoitu alkuperäisestä 20. heinäkuuta 2015. (määrätön)
↑ Jakso 587 Arkistoitu 17. heinäkuuta 2015.
↑ S. T. Khvoshch, N. N. Varlinsky ja E. A. Popov, Mikroprosessorit ja mikrotietokoneet automaattisissa ohjausjärjestelmissä. Hakemisto. L. Mashinostroenie, 1987, 638 s.
↑ Sarja 1883/U830 Arkistoitu 22. heinäkuuta 2015.
↑ WM Loucks, M. Snelgrove ja SG Zaky, "Yksibittisiin mikroprosessoreihin perustuva vektorisuoritin", IEEE Micro, voi. 2, ei. 1, s. 53-62, 1982 . Haettu 23. heinäkuuta 2017. Arkistoitu alkuperäisestä 31. tammikuuta 2018. (määrätön)
↑ A. Yakovlev, Asynchronous Design: Quo Vadis? DDECS, Wien 2010 . Haettu 20. heinäkuuta 2015. Arkistoitu alkuperäisestä 9. elokuuta 2017. (määrätön)
↑ 1 2 A. Yakovlev, M. Kishinevsky, A. Kondratyev ja L. Lavagno, "OR causality: modeling and hardware implementation", Int. Konferenssi Petri-verkkojen soveltamisesta ja teoriasta, 1994, s. 568-587. . Haettu 20. huhtikuuta 2019. Arkistoitu alkuperäisestä 17. kesäkuuta 2018. (määrätön)
↑ 1 2 3 A. Yakovlev, M. Kishinevsky, A. Kondratyev, L. Lavagno, M. Pietkiewicz-Koutny, "On the models for asynchronous circuit behave with OR kausality", Formal Methods in System Design, voi. 9, ei. 3, s. 189-233, 1996. Arkistoitu 5. maaliskuuta 2016 Wayback Machinen kautta ( "Asynchronous Circuit Mode with Causal OR -malleissa") Arkistoitu 24. heinäkuuta 2015 Wayback Machinen kautta
↑ DA Pucknell, "Event-driven logic (EDL) lähestymistapa digitaalisten järjestelmien esitykseen ja niihin liittyviin suunnitteluprosesseihin", IEE Proceedings E, Computers and Digital Techniques, voi. 140, ei. 2, s. 119-126, 1993.
↑ V. I. Varshavsky, V. B. Marakhovsky, V. A. Peschansky et ai., "Sequential counter", Tekijän todistus SU618853, 08.05.1978.
↑ V. I. Varshavsky, V. B. Marakhovsky, V. A. Peschansky et ai., "Sequential counter", Tekijäntodistus SU706934, 30.12.1979.
↑ B. S. Tsirlin, "Sequential counter", Tekijänoikeustodistus SU1160558, 06/07/1985.
↑ B. S. Tsirlin, "Laskuri", Tekijäntodistus SU1205303, 15.1.1986.
↑ K. van Berkel ja A. Bink, "Single-track handshake signaling with application for micropipelines and handshake circuits", IEEE Int. Symposium on Advanced Research in Asynchronous Circuits and Systems, 1996, pp. 122-133.
↑ AS Wojcik, KY Fang, "Kolmiarvoisten asynkronisten moduulien suunnittelusta", IEEE Transactions on Computers, voi. C-29, nro 10, s. 889-898, 1980.
↑ J. Tse, B. Hill, R. Manohar, "Hieman analyysiä itseajastettujen yhden bitin on-chip linkeistä", IEEE Int. Symposium on Asynchronous Circuits and Systems (ASYNC) 2013, s. 124-133. . Haettu 2. lokakuuta 2015. Arkistoitu alkuperäisestä 3. lokakuuta 2015. (määrätön)
↑ JC Sims ja HJ Gray, "Autosynkronisten piirien suunnittelukriteerit", IEE Eastern Joint Computer Conference (AFIPS) 1958, voi. 14, s. 94-99. . Haettu 3. lokakuuta 2015. Arkistoitu alkuperäisestä 4. lokakuuta 2015. (määrätön)
↑ 1 2 3 D. E. Muller, "Asynchronous logics and application to information processing", Symposium on the Application of Switching Theory in Space Technology, s. 289-297, 1963. . Haettu 16. syyskuuta 2015. Arkistoitu alkuperäisestä 29. syyskuuta 2015. (määrätön)
↑ 1 2 G. Cemanek, "Sequential Asynchronous Logic", IFAC International Symposium Theory of Finite and Probabilistic Automata 1962, s. 232-245. Arkistoitu 5. lokakuuta 2015 myös Wayback Machinessa ( H. Zemanek, "Sequentielle asynchrone Logik," Elektronische Rechenanlagen, vol. 4, no. 6, s. 248-253, 1962. )
↑ J. Sparsø, J. Staunstrup, M. Dantzer-Sørenson, "Design of delay insensitive circuits using multi-ring structures", European Design Automation Conference, 1992, pp. 15-20. (linkki ei saatavilla) . Käyttöpäivä: 17. syyskuuta 2015. Arkistoitu alkuperäisestä 29. syyskuuta 2015. (määrätön)
↑ A. Kondratyev, K. Lwin, "Asynkronisten piirien suunnittelu käyttämällä synkronisia CAD-työkaluja", IEEE Design & Test of Computers, voi. 19, ei. 4, s. 107-117, 2002. Arkistoitu alkuperäisestä 29. syyskuuta 2015.
↑ A. Smirnov, A. Taubin, "Synthesizing asynchronous micropipelines with design compiler", Synopsys Users Group Conference, s. 1-33, 2006. (linkki ei saatavilla) . Haettu 21. syyskuuta 2015. Arkistoitu alkuperäisestä 29. syyskuuta 2015. (määrätön)
↑ A. Bystrov, D. Sokolov, A. Yakovlev, "Low-latency control structures with slack", IEEE Int. Symposium on Asynchronous Circuits and Systems (ASYNC) 2003, pp. 164-173.
↑ D. Sokolov, I. Poliakov, A. Yakovlev, "Analysis of Staattinen tietovirta", Fundamenta Informaticae, voi. 88, nro. 4, s. 581-610, 2008 . Haettu 7. elokuuta 2016. Arkistoitu alkuperäisestä 24. elokuuta 2017. (määrätön)
↑ AM Lines, "Pipelined asynchronous circuits", raportti CS-TR-95-21, California Institute of Technology, 1998. . Haettu 15. maaliskuuta 2018. Arkistoitu alkuperäisestä 14. lokakuuta 2017. (määrätön)
↑ V. I. Varshavsky, A. Yu. Kondratiev ja V. A. Romanovsky ja B. S. Tsirlin, "Yhdistelmäsummain", Tekijäntodistus SU1596321, 30.9.1990.
↑ V. A. Druzhinin ja S. A. Yuditsky, "Hyvin muotoiltujen Petri-verkkojen suunnittelu standardilohkoista", Automation and Telemechanics, 1992, nro 12, 115-121. (VA Druzhinin ja SA Yuditskii, "Hyvin muotoiltujen Petri-verkkojen rakentaminen standardialiverkoista", Automaatio ja kauko-ohjain, osa 53, nro 12, 1992, s. 1922-1927)
↑ MT Moreira, JJH Pontes, NLV Calazans, "RTO:n ja RTZ:n väliset kompromissit WCHB QDI asynkronisessa suunnittelussa", IEEE Int. Symposium on Quality Electronic Design (ISQED) 2014, s. 692-699. . Haettu 22. syyskuuta 2015. Arkistoitu alkuperäisestä 3. lokakuuta 2015. (määrätön)
↑ M. Courvoisier ja P. Azema, "Asynchronous Sequential machines with request/acnowledge operation mode", Electronics Letters, voi. 10, ei. 1, s. 8-10, 1974.
↑ V. Varshavsky ja V. Marakhovsky, "Laitteistotuki diskreetin tapahtuman koordinoinnille", IEE Int. Workshop on Discrete Event Systems (WoDES) 1996, s. 332-339. . Haettu 21. syyskuuta 2015. Arkistoitu alkuperäisestä 29. syyskuuta 2015. (määrätön)
↑ A. Yakovlev, F. Burns, A. Bystrov, D. Shang, D. Sokolov, "Onko noppa heitetty merkkipeliin?" Int. Conference on Application and Theory of Petri Nets (ICATPN) 2002 Arkistoitu alkuperäisestä 2. maaliskuuta 2016.
↑ D. Shang, Asynchronous Communication Circuits: Design, Test, and Synthesis, PhD-tutkielma, Newcastlen yliopisto, 2003, 248 s. . Haettu 6. lokakuuta 2015. Arkistoitu alkuperäisestä 7. lokakuuta 2015. (määrätön)
↑ V. I. Varshavsky, V. B. Marakhovsky, B. S. Tsirlin ja I. V. Yatsenko, "Ring asynchronous distributor", Tekijäntodistus SU1322452, 7.7.1987.
↑ S. G. Arutyunyan ja V. Sh. Arutyunyan, "Ring asynchronous distributor", Tekijäntodistus SU1629978, 23.2.1991.
↑ AJ Martin, Ohjelmointi VLSI:ssä: Tietoliikenneprosesseista viiveherkkiin piireihin. Raportti CS-TR-89-1, California Institute of Technology, 1989, 66 s. . Haettu 15. syyskuuta 2015. Arkistoitu alkuperäisestä 27. syyskuuta 2015. (määrätön)
↑ MB Josephs, AM Bailey, "SI-algebran käyttö sekvensseripiirien suunnittelussa", Formal Aspects of Computing, voi. 9, ei. 4, s. 395-408, 1997 . Haettu 3. lokakuuta 2017. Arkistoitu alkuperäisestä 5. kesäkuuta 2018. (määrätön)
↑ JW Foltz, "Binäärinen flip-flop, joka käyttää eristettyjä hilakenttätransistoreja ja sopii peräkkäiseen taajuusjakajatoimintoon", patentti US3679913, heinäkuu. 25, 1972. . Haettu 1. elokuuta 2019. Arkistoitu alkuperäisestä 1. elokuuta 2019. (määrätön)
↑ S. Clapper, "Resetable binary flip-flop of the semiconductor type", patentti US3753009, elokuu. 14, 1973. . Haettu 10. elokuuta 2019. Arkistoitu alkuperäisestä 10. elokuuta 2019. (määrätön)
↑ Yu. G. Bondarenko, "Laipaisu laskentasyötteellä", Tekijänoikeustodistus SU425356, 25.4.1974. . Haettu 1. heinäkuuta 2019. Arkistoitu alkuperäisestä 1. heinäkuuta 2019. (määrätön)
↑ EA Vittoz, "Taajuudenjakologiikkarakenne", patentti US3829714, elokuu. 13, 1974 . Haettu 1. elokuuta 2019. Arkistoitu alkuperäisestä 1. elokuuta 2019. (määrätön)
↑ G. S. Brailovsky, "Trigger", Tekijänoikeustodistus SU785961, 12.7.1980. . Haettu 20. maaliskuuta 2019. Arkistoitu alkuperäisestä 20. maaliskuuta 2019. (määrätön)
↑ 1 2 V. I. Gorjatšov, V. M. Klimashin, M. A. Komarov et ai., "Counting trigger", Tekijänoikeustodistus SU362351, 13.12.1972. . Haettu 26. kesäkuuta 2019. Arkistoitu alkuperäisestä 26. kesäkuuta 2019. (määrätön)
↑ V. I. Gorjatšov, B. M. Mansurov et ai., "Yhden syklin laskentatriggeri", Tekijän todistus SU371853, 3.5.1979. . Haettu 26. kesäkuuta 2019. Arkistoitu alkuperäisestä 26. kesäkuuta 2019. (määrätön)
↑ N. G. Korobkov et ai., "Binaarisarjalaskurin purku", Tekijänoikeustodistus SU1014151, 23.4.1983. . Haettu 30. kesäkuuta 2019. Arkistoitu alkuperäisestä 30. kesäkuuta 2019. (määrätön)
↑ 1 2 3 V. Varshavsky ja V. Marakhovsky, "Global synchronization of asynchronous array", IEEE Int. Symposium on Parallel Algorithms/Architecture Synthesis, 1997, pp. 207-215.
↑ R.C. Todd, "Logic system", patentti US3609569, syyskuu. 28, 1971. . Haettu 12. huhtikuuta 2019. Arkistoitu alkuperäisestä 12. huhtikuuta 2019. (määrätön)
↑ N. Starodoubtsev, A. Bystrov ja A, Jakovlev, "Puolimodulaariset salpaketjut asynkronisen piirin suunnitteluun", Int. Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS) 2000, pp. 168-177. . Haettu 20. heinäkuuta 2017. Arkistoitu alkuperäisestä 31. tammikuuta 2018. (määrätön)
↑ A. Madalinski, V. Khomenko ja A. Yakovlev, "Interaktiivinen koodausristiriitojen ratkaiseminen asynkronisissa piireissä STG:n avautumisten perusteella", tekninen raportti nro. CS-TR-944, Computing Science, University of Newcastle upon Tyne, 2006.
↑ GT Osborne, "Asynkroninen binäärilaskurirekisterivaihe, jossa on flip-flop ja portti, joka hyödyntää useita toisiinsa kytkettyjä NOR-piirejä", patentti US3139540, kesäkuu. 30, 1964 Haettu 28. heinäkuuta 2019. Arkistoitu alkuperäisestä 28. heinäkuuta 2019. (määrätön)
↑ V. I. Gorjatšov, B. M. Mansurov, Ya. D. Martynenko ja R. G. Talibov, "Nelivaiheinen pulssinjakelija", Tekijäntodistus SU342299, 14.6.1972. . Haettu 25. maaliskuuta 2019. Arkistoitu alkuperäisestä 3. huhtikuuta 2019. (määrätön)
↑ V. I. Varshavsky, N. M. Kravchenko, V. B. Marakhovsky ja B. S. Tsirlin, "Counting trigger on CMOS transistors", Tekijäntodistus SU1398069, 23.5.1988.
↑ B. Tsirlin ja A. Kushnerov, "Digitaalipiirien tunnistus. Asynkroninen laskuriliipaisu", Preprint, 30.10.2019. . Haettu 2. marraskuuta 2019. Arkistoitu alkuperäisestä 2. marraskuuta 2019. (määrätön)
↑ B. S. Tsirlin, V. A. Romanovsky, A. Yu. Kondratiev ja N. A. Goldin, "Laskennan laukaisu", Tekijäntodistus SU1748230, 15.7.1992.
↑ Z. B. Sheidin, A. G. Gabsaljamov, I. V. Berg, "Trigger with a counting input on complementary MIS transistors", Tekijäntodistus SU1622925, 23.1.1991. . Haettu 10. heinäkuuta 2019. Arkistoitu alkuperäisestä 10. heinäkuuta 2019. (määrätön)
↑ JC Nelson, Nopeudesta riippumattomat laskentapiirit. Raportti nro 71, Digital Computer Laboratory, University of Illinois at Urbana-Champaign, 1956.
↑ V. I. Varshavsky, V. B. Marakhovsky, V. A. Peschansky et ai., "Sequential counter", Tekijän todistus SU561298, 6.5.1977.
↑ VI Varshavsky, VB Marakhovsky ja VV Smolensky, "Itseajastuslaitteiden suunnittelu äärellisen automaatin mallilla", IEEE Design & Test of Computers, voi. 12, ei. 1, s. 14-23, 1995 (linkki ei saatavilla) . Haettu 5. kesäkuuta 2019. Arkistoitu alkuperäisestä 5. kesäkuuta 2019. (määrätön)
↑ AV Yakovlev, AM Koelmans, A. Semenov, DJ Kinniment, "Asynkronisten ohjauspiirien mallintaminen, analyysi ja synteesi käyttäen Petrinettejä", Integration, VLSI Journal, voi. 21, ei. 3, s. 143-170, 1996.
↑ O. Benafa, D. Sokolov ja A. Yakovlev, "Loadable Kessels Counter", IEEE Int. Symposium on Asynchronous Circuits and Systems (ASYNC) 2018, s. 102-109. . Haettu 7. huhtikuuta 2019. Arkistoitu alkuperäisestä 7. huhtikuuta 2019. (määrätön)
↑ 1 2 A. J. Martin, "The limitations to delay-insensitivity in asynchronous circuits", Advanced Research in VLSI, 1990, pp. 263-278.
↑ K. van Berkel, F. Huberts, A. Peeters, "Stretching quasi delay insensitivity by extended isochronic forks", Asynchronous Design Methodologies, 1995, pp. 99-106.
↑ N. Sretasereekul, T. Nanya, "Eliminating isochronic-fork constraints in quasi-delay-insensitive circuits", Asia and South Pacific Design Automation Conference (ASP-DAC) 2001, pp. 437-442.
↑ Y. Li, Nopeudesta riippumattomien piirien ajoitusongelmien korjaaminen syvällä alle mikronin iässä. PhD-väitöskirja, Newcastlen yliopisto, 2012, 153 s. . Haettu 3. lokakuuta 2015. Arkistoitu alkuperäisestä 4. lokakuuta 2015. (määrätön)
↑ VI Varshavsky, Piirit eivät ole herkkiä transistoreiden ja johtojen viiveille. tekninen raportti nro. 7, Teknillinen korkeakoulu, 1989, 42 s. . Haettu 1. lokakuuta 2015. Arkistoitu alkuperäisestä 2. lokakuuta 2015. (määrätön)
↑ 1 2 3 M. Kishinevsky, A. Kondratyev, A. Taubin ja V. Varshavsky, Review of the State-of-the-Art in Self-timing, Ch. 8 julkaisussa Concurrent Hardware: Theory and Practice of Self-Timed Design , Wiley, 1993, 388 s. . Haettu 15. marraskuuta 2015. Arkistoitu alkuperäisestä 17. marraskuuta 2015. (määrätön)
↑ S. Hauck, "Asynchronous design methodologies: An Overview", Proceedings of the IEEE, voi. 83, nro. 1, s. 69-93, 1995. ( "Asynchronous Design Methodologies: A Brief Overview" Arkistoitu 22. heinäkuuta 2015 Wayback Machinessa )
↑ A. Davis ja SM Nowick, "Johdatus asynkroniseen piirisuunnitteluun", Raportti UUCS-97-013, Utahin yliopisto, 1997. . Haettu 7. lokakuuta 2009. Arkistoitu alkuperäisestä 9. kesäkuuta 2007. (määrätön)
↑ V. I. Varshavsky, V. B. Marakhovsky, L. Ya. Rosenblum, A. V. Yakovlev, § 4.3 Jaksolliset piirit, kirjassa. Tekoäly, osa 3: Ohjelmistot ja laitteistot. Ed. V. N. Zakharov ja V. F. Khoroševski. Moskova: Radio ja viestintä, 1990.
↑ MB Josephs, SM Nowick, CH van Berkel, "Modeling and design of asynchronous circuits", Proceedings of the IEEE, voi. 87, nro. 2, s. 234-242, 1999. (linkki ei ole käytettävissä) . Haettu 16. syyskuuta 2015. Arkistoitu alkuperäisestä 6. lokakuuta 2016. (määrätön)
↑ A. Yakovlev, "Osittaisten tilausten käyttö asynkronisten piirien analysointiin ja synteesiin", Workshop on folding and partial order tekniikat (UFO) 2007, s. 12-16. . Haettu 15. heinäkuuta 2015. Arkistoitu alkuperäisestä 4. maaliskuuta 2016. (määrätön)
↑ D. Sokolov, A. Yakovlev, "Clockless circuits and system synthesis", IEE Proceedings, Computers and Digital Techniques, voi. 152, nro 3, s. 298-316, 2005.
↑ JA Brzozowski, C.-JH Seger, "Design of Asynchronous Circuits", luku 15 in Asynchronous Circuits. Springer, 1995, 404 s. . Haettu 3. lokakuuta 2017. Arkistoitu alkuperäisestä 31. tammikuuta 2018. (määrätön)
↑ R. Puri, Asynchronous Logic Design. Luku julkaisussa Wiley Encyclopedia of Electrical and Electronics Engineering, pp. 726-741, 2001. . Haettu 4. elokuuta 2015. Arkistoitu alkuperäisestä 3. joulukuuta 2015. (määrätön)
↑ ACiD-WG:n raportti aiheesta "Design, Automation and Test for Asynchronous Circuits and Systems", toimittajina D. Edwards ja W. Toms, 2004. Arkistoitu alkuperäisestä 9. lokakuuta 2006.
↑ B. S. Tsirlin, "G-trigger", Tekijänoikeustodistus SU1324106, 15.7.1987.
↑ B. S. Tsirlin, "G-trigger", Tekijänoikeustodistus SU1162019, 15.6.1985.
↑ B. S. Tsirlin, "G-trigger", Tekijänoikeustodistus SU1324107, 15.7.1987.
↑ B. S. Tsirlin, "G-trigger", Tekijänoikeustodistus SU1324108, 15.7.1987.
↑ L. Ya. Rosenblum, "Signaaligraafien kieli ja sen käyttö tiedonvaihtoprotokollien ja jaksollisten piirien mallintamiseen", All-Union -seminaari Diskreettien ohjaus- ja laskentajärjestelmien mallintaminen, s. 22-24, 1981. . Haettu 19. huhtikuuta 2019. Arkistoitu alkuperäisestä 29. heinäkuuta 2021. (määrätön)
↑ L. Ya. Rosenblum ja AV Yakovlev, "Signaalikaaviot: itse ajastettuista ajastettuihin", IEEE Int. Workshop on Timed Petri Nets, 1985, s. 199-207. . Haettu 2. syyskuuta 2015. Arkistoitu alkuperäisestä 23. lokakuuta 2003. (määrätön)
↑ T.-A. Chu, CKC Leung ja TS Wanuga, "Suunnittelumetodologia samanaikaisille VLSI-järjestelmille", IEEE Int. Konferenssi tietokonesuunnittelusta (ICCD) 1985, s. 407-410.
↑ AV Yakovlev, "STG-mallin rajoituksista ja laajennuksista asynkronisten ohjauspiirien suunnittelussa", IEEE Int. Konferenssi tietokonesuunnittelusta (ICCD) 1992, s. 396-400. . Haettu 10. maaliskuuta 2016. Arkistoitu alkuperäisestä 11. maaliskuuta 2016. (määrätön)
↑ 1 2 V. I. Varshavsky, M. A. Kishinevskii, A. Yu. Kondratiev, "Models for the specification and analysis of process in asynchronous circles", Izv. Neuvostoliiton tiedeakatemia. Technical Cybernetics, 1988, nro 2, s. 171-190. Arkistoitu 31. tammikuuta 2018 Wayback Machinessa (VI Varshavsky, MA Kishinevsky, A. Yu. Kondratyev, L. Ya. Rosenblum ja AR Taubin, "Models for specification and analysis of process in asynchronous circuits", Soviet Journal of Computer and Systems Sciences, voi. 26, 1989, s. 61-76.)
↑ M. A. Kishinevsky, A. Yu. Kondratyev, A.R. Taubin, "Specification and analysis of self-timed circuits", Journal of VLSI Signal Processing, voi. 7, ei. 1, s. 117-135, 1994 . Käyttöpäivä: 18. syyskuuta 2015. Arkistoitu alkuperäisestä 3. helmikuuta 2016. (määrätön)
↑ U. Schwiegelshohn, L. Thiele, "Properties of Change Diagrams", luku. 4 Hardware Design ja Petri Nets, s. 77-92, 2000. . Haettu 27. tammikuuta 2016. Arkistoitu alkuperäisestä 19. huhtikuuta 2016. (määrätön)
↑ KM Fant ja SA Brandt, "NULL Convention Logic TM : täydellinen ja johdonmukainen logiikka asynkroniselle digitaaliselle piirisynteesille", IEEE Int. Konferenssi sovelluskohtaisista järjestelmistä, arkkitehtuureista ja prosessoreista (ASAP) 1996, s. 261-273.
↑ M. Ligthart, K. Fant, R. Smith, A. Taubin ja A. Kondratyev, "Asynchronous design using commercial HDL synthesis tools", julkaisussa IEEE Int. Symp. asyncissa. Circuits and Systems (ASYNC), 2000, pp. 114-125.
↑ C. Jeong ja SM Nowick, "Technology mapping for robust asynchronous threshold networks", ACM/IEEE Int. Työpaja ajoituskysymyksistä (TAU) 2006, s. 22-27. . Haettu 11. toukokuuta 2019. Arkistoitu alkuperäisestä 29. elokuuta 2017. (määrätön)
↑ MT Moreira, CHM Oliveira, RC Porto ja NLV Calazans, "NCL+: Return-to-one Null Convention Logic", IEEE Int. Midwest Symposium on Circuits and Systems (MWSCAS) 2013, s. 836-839. . Käyttöpäivä: 22. syyskuuta 2015. Arkistoitu alkuperäisestä 6. helmikuuta 2016. (määrätön)
↑ G. E. Sobelman ja D. Parker, "Programmable gate array". Patentti US5986466, 16. marraskuuta 1999. . Haettu 14. heinäkuuta 2020. Arkistoitu alkuperäisestä 14. heinäkuuta 2020. (määrätön)
↑ 1 2 A. Kondratyev, "Moniraiteinen asynkroninen virtaus valmistumisen ilmaisulla ja järjestelmä ja menetelmä saman suunnitteluun", patentti US6526542, helmikuu. 25, 2003. . Haettu 7. toukokuuta 2019. Arkistoitu alkuperäisestä 7. toukokuuta 2019. (määrätön)
↑ A. I. Bukhshtab, V. I. Varshavsky, V. B. Marakhovsky et ai., "Universal logic module", Tekijäntodistus SU561182, 6.5.1977.
↑ RO Winder, "Flip-flop, joka käyttää kolmea toisiinsa kytkettyä enemmistön ja vähemmistön logiikkaporttia", patentti US3403267, syyskuu. 24, 1968. . Haettu 26. heinäkuuta 2019. Arkistoitu alkuperäisestä 26. heinäkuuta 2019. (määrätön)
↑ RO Winder, "Threshold gate counters", patentti US3519941, heinäkuu. 7, 1970 . Haettu 26. heinäkuuta 2019. Arkistoitu alkuperäisestä 26. heinäkuuta 2019. (määrätön)
↑ V. N. Taziyan, "Laskennan liipaisin", Tekijänoikeustodistus SU372697, 3.1.1973. . Haettu 29. heinäkuuta 2019. Arkistoitu alkuperäisestä 29. heinäkuuta 2019. (määrätön)
↑ S. O. Mkrtchyan, "IK trigger", Tekijänoikeustodistus SU421111 25.3.1974. . Haettu 26. heinäkuuta 2019. Arkistoitu alkuperäisestä 26. heinäkuuta 2019. (määrätön)
↑ A. N. Foyda, "Shift register", Tekijänoikeustodistus SU643974, 25.1.1979. . Haettu 25. maaliskuuta 2019. Arkistoitu alkuperäisestä 25. maaliskuuta 2019. (määrätön)
↑ B. S. Tsirlin, "Asynkroninen sarjarekisteri", Tekijänoikeustodistus SU1805501, 30.3.1993.
↑ G. Gopalakrishnan, "Joitakin epätavallisia mikroputkipiirejä", raportti UUCS-93-015, University of Utah, s. 1-16, 1993 . Haettu 11. huhtikuuta 2019. Arkistoitu alkuperäisestä 11. huhtikuuta 2019. (määrätön)
↑ N. Starodoubtsev ja A. Yakovlev, "Isochronic fork-free asynchronous circuits", UK Asynchronous Forum 2000, s. 55-60. . Haettu 15. toukokuuta 2022. Arkistoitu alkuperäisestä 15. toukokuuta 2022. (määrätön)
↑ N. Starodoubtsev, S. Bystrov ja A, Jakovlev, "Monotoniset piirit täydellisellä hyväksynnällä", IEEE Int. Symposium on Asynchronous Circuits and Systems (ASYNC) 2003, pp. 98-108. . Haettu 20. heinäkuuta 2017. Arkistoitu alkuperäisestä 31. tammikuuta 2018. (määrätön)
↑ 1 2 V. B. Marakhovsky, Asynkronisten piirien looginen suunnittelu. Diat kurssilla, AiVT SPbSPU:n laitos. . Haettu 22. elokuuta 2015. Arkistoitu alkuperäisestä 4. maaliskuuta 2016. (määrätön)
↑ V. I. Varshavsky, A. Yu. Kondratiev, N. M. Kravchenko, B. S. Tsirlin, "G-trigger", tekijäntodistus SU1411934, 23.7.1988.
↑ V. I. Varshavsky, N. M. Kravchenko, V. B. Marakhovsky, B. S. Tsirlin, "G-trigger", tekijäntodistus SU1443137, 12.7.1988.
↑ V.I. Varshavsky, N.M. Kravchenko, V.B. Marakhovsky ja B.S. Tsirlin, "CMOS-transistorimuistilaite", Tekijäntodistus SU1365129, 1.7.1988.
↑ B. S. Tsirlin, A. Yu. Kondratiev, N. A. Goldin ja V. A. Romanovsky, "Random Access Memory", Tekijänoikeustodistus SU1589324, 30.8.1990.
↑ U. Cummings ja A. Lines, "Asynchronous staattinen hajasaantimuisti", patentti US7161828, tammikuu. 9, 2007.
↑ A. Baz, D. Shang ja A. Yakovlev, "Self-timed SRAM for energy harvesting systems", Journal of Low Power Electronics, voi. 7, ei. 2, 2011, s. 274-284. . Haettu 28. heinäkuuta 2017. Arkistoitu alkuperäisestä 28. heinäkuuta 2017. (määrätön)
↑ JT Udding, Viive-insensitiivisten piirien luokittelu ja koostumus, väitöskirja, Eindhovenin teknillinen yliopisto, 1984.
↑ CE Molnar, TP Fang ja FU Rosenberger, "Synthesis of delay-insensitive modules", Chapel Hill Conference on VLSI, 1985.
↑ H. Saito, A. Kondratyev, J. Cortadella, L. Lavagno, A. Yakovlev, "What is the cost of delay insensitivity?" IEEE/ACM Int. Konferenssi tietokoneavusteisesta suunnittelusta 1999, s. 316-323. . Käyttöpäivä: 27. tammikuuta 2016. Arkistoitu alkuperäisestä 1. helmikuuta 2016. (määrätön)
↑ B. S. Tsirlin, "Minimiperusta peräkkäisten piirien toteuttamiselle", Izv. Neuvostoliiton tiedeakatemia, tekninen kybernetiikka, nro 2, 1985, s. 91-97. Arkistoitu 31. tammikuuta 2018 Wayback Machinessa (BS Tsirlin, "Minimal Basis for Realization of Sequential Circuits", Soviet Journal of Computer and Systems Sciences, vol. 23, 1985, s. 26-31.)
↑ V. I. Varshavsky, M. A. Kishinevskiy, V. B. Marakhovsky, L. Ya. Rosenblum, "Funktionaalinen täydellisyys puolimodulaaristen piirien luokassa", Proceedings of the Academy of Sciences of the USSR, Technical Cybernetics, nro 3, 1985, s. 103-114. ( VI Varshavskiy, MA Kishinevskiy, VB Marakhovskiy ja L. Ya. Rozenblyum, "Functional Completeness in the Class of Semimodular Circuits", Soviet Journal of Computer and Systems Sciences, voi. 23, nro 6, 1985, s. 70-80 Arkistoitu 31. tammikuuta 2018 Wayback Machinessa )
↑ B. S. Tsirlin, "Katsaus vastaavista ongelmista NAND-pohjaisten piirien toteuttamiseksi, jotka eivät riipu nopeudesta", Izv. Neuvostoliiton tiedeakatemia, tekninen kybernetiikka, nro 2, 1986, s. 159-171. Arkistoitu 29. heinäkuuta 2017 Wayback Machinessa (BS Tsirlin, "A Survey of vastaavat ongelmat AND-NOT-pohjaisten piirien toteuttamisessa, jotka ovat nopeudesta riippumattomia", Soviet Journal of Computer and Systems Sciences, vol. 24, 1986, pp. 58-69.)
↑ VI Varshavsky, VB Marakhovsky, RA Lashevsky, "Itseajastettu tiedonsiirto massiivisesti rinnakkaisissa laskentajärjestelmissä", Integrated Computer-Aided Engineering, voi. 4, ei. 1, s. 47-65, 1997.
↑ SJ Piestrak, "Jäsenyystestilogiikka viivettä tuntemattomille koodeille", IEEE Int. Symposium on Advanced Research in Asynchronous Circuits and Systems (ASYNC) 1998, pp. 194-204. . Haettu 3. helmikuuta 2017. Arkistoitu alkuperäisestä 31. tammikuuta 2018. (määrätön)

Lue lisää

Raportit ja kirjat

DE Muller, Asynkronisten piirien teoria. Raportti nro 66, Digital Computer Laboratory, University of Illinois at Urbana-Champaign, 1955.
JC Nelson, Nopeudesta riippumattomat laskentapiirit. Raportti nro 71, Digital Computer Laboratory, University of Illinois at Urbana-Champaign, 1956.
DE Muller, WS Bartky, Asynkronisten piirien teoria I. Raportti nro. 75, Digital Computer Laboratory, University of Illinois at Urbana-Champaign, 1956.
DE Muller, WS Bartky, Asynkronisten piirien teoria II. Raportti nro 78, Digital Computer Laboratory, University of Illinois at Urbana-Champaign, 1957.
JH Shelly, The Decision and synthesis problems in semimodular switching theory, PhD thesis, University of Illinois at Urbana-Champaign, 1959, 93 s.
WS Bartky, Asynkronisten piirien teoria III. Raportti nro 96, Digital Computer Laboratory, University of Illinois at Urbana-Champaign, 1960.
AM Bush, Menetelmä toimintojen valmistumisen havaitsemiseksi nopeudesta riippumattomissa asynkronisissa tietokonepiireissä. MSc-tutkielma, Georgia Institute of Technology, 1961, 67 s.
RE Swartwout, Lisätutkimukset ohjauksen nopeudesta riippumattomasta logiikasta. PhD-väitöskirja, University of Illinois at Urbana-Champaign, 1962, 104 s.
A. N. Yurasov, Relepiirien rakentamisen teoria. Gosenergoizdat, 1962, 119 s.
WD Frazer, Kynnyselementtien kahdenvälisten verkkojen kytkentäteoria. PhD-väitöskirja, University of Illinois at Urbana-Champaign, 1963, 69 s.
KE Batcher, nopeudesta riippumaton NOR toteutus. PhD-väitöskirja, University of Illinois at Urbana-Champaign, 1964, 44 s.
R. Miller, Nopeudesta riippumattomien kytkentäpiirien teoria, Ch. 10 kirjassa. Kytkentäpiirien teoria. Osa 2: Sekvenssipiirit ja koneet. Nauka, 1971, s. 242-298.
PS Thiagarajan, Algebralliset mallit asynkronisille ohjausrakenteille. PhD-väitöskirja, Rice University, 1972, 133 s.
A. G. Astanovsky, V. I. Varshavsky, V. B. Marakhovsky ym. Aperiodiset automaatit. M. Nauka, 1976, 423 s.
B. S. Tsirlin. Aperiodisten piirien synteesin kysymyksiä. Väitöskirja Ph.D. Leningrad. in-t-ilmailu instrumenttien valmistus, 1976, 215 s.
S. Anger, Piirit, jotka tuottavat päätesignaaleja, § 6.1 kirjassa. Asynkroniset peräkkäiset piirit, Nauka, 1977, 400s.
A. Friedman ja P. Menon, Logiikkaelementit rajattomilla viiveillä, kirjan § 4.9. Kytkentäpiirien teoria ja suunnittelu, M. Mir, 1978, s. 275-282.
C.L. Seitz, "System timing", Ch. 7 julkaisussa Introduction to VLSI Systems, C. A Mead ja L. A Conway, pp. 218-262, Addison-Wesley, 1980.
BS Tsirlin, Algebra ja asynkronisten logiikkapiirien analyysi. Preprint, Institute of Socio-Econ. prob. Neuvostoliiton tiedeakatemia, 1981, 39 s. (linkki ei saatavilla)
Yu. V. Mamrukov, Aperiodisten piirien ja asynkronisten prosessien analyysi. Väitöskirja Ph.D. LETI, 1984, 219 s. (linkki ei saatavilla)
NA Starodubtsev, Ohjausjärjestelmien synteesi rinnakkaisille laskentajärjestelmille. L. Nauka, 1984, 191 s.
V. I. Varshavskii, M. A. Kishinevskii, V. B. Marakhovsky et al. Automaattinen asynkronisten prosessien ohjaus tietokoneissa ja erillisissä järjestelmissä. M.: Nauka, 1986. Käännetty englanniksi nimellä Self-Timed Control of Concurrent Processes: The Design of Aperidic Logical Circuits in Computers and Discrete Systems.
VI Varshavsky (toim.), Hardware Support of Parallel Asynchronous Processes. Tutkimusraportti, Teknillinen korkeakoulu, 1987, 235 s.
T.-A. Chu, Synthesis of Self-Timed VLSI Circuits from Graph-Theoretic Specifications. Ph.D. thesis, Massachusetts Institute of Technology, 1987, 189 s.
L. Hluchý, B. Cirlin, B. Gaži, K. Košuk, T. Pažurová, Rýchly sériový asynchrony kanál (Fast serial asynchronous channel). raportti. Institute of Technical Cybernetics SAS, Bratislava, 1988.
VI Varshavsky, Piirit eivät ole herkkiä transistoreiden ja johtojen viiveille. tekninen raportti nro. 7, Teknillinen korkeakoulu, 1989, 42 s.
G. Gopalakrishnan ja P. Jain, Jotkut viimeaikaiset asynkronisen järjestelmän suunnittelumenetelmät. Tekninen raportti UUCS-TR-90-016. Dept. of Computer Science, University of Utah, 1990, 16 s.
L. Lavagno, Synthesis and Testing of Bounded Wire Delay asynchronous Circuits from Signal Transition Graphs. PhD-väitöskirja, University of California at Berkeley, 1992, 306 s.
O. A. Izosimov. Itseajastimen CMOS VLSI:n synteesin ja dynaamisen analyysin menetelmät. Väitöskirja, MEPhI, 1993, 165 s.
M. Kishinevsky, A. Kondratyev, A. Taubin ja V. Varshavsky, Concurrent Hardware: Theory and Practice of Self-Timed Design, Wiley, 1993, 388 s.
K. van Berkel, Handshake Circuits: An Asynchronous Architecture for VLSI Programming. Cambridge, 225 s.
PA Beerel, CAD-työkalut kestävien asynkronisten piirien synteesiin, todentamiseen ja testattamiseen. Väitöskirja, Stanfordin yliopisto, 1994.
JA Brzozowski, C.-JH Seger, Asynchronous Circuits. Springer, 1995, 404 s.
SS Appleton, Asynkronisten VLSI-järjestelmien suorituskykyohjattu suunnittelu. PhD-väitöskirja, Adelaiden yliopisto, 1997, 285 s.
S.P. Wilcox, Asynkronisten piirien synteesi. PhD-väitöskirja, Cambridgen yliopisto, 1999, 250 s.
CJ Myers, Asynchronous Circuit Design. Wiley, 2001, 392 s.
J. Sparsø, "Asynchronous circuit design — a tutorial", luvut 1-8 in Principles of Asynchronous circuit design: A System view. Kluwer, 2001, 152 s. Käännetty venäjäksi "Asynkronisten piirien suunnittelu - johdantoopas"
J. Cortadella, M. Kishinevsky, A. Kondratyev, L. Lavagno ja A. Yakovlev, Logic Synthesis for Asynchronous Controllers and Interfaces. Springer, 2002, 272 s.
A. Yakovlev, Teoria ja käytäntö samanaikaisuusmallien käyttämisestä laitteistosuunnittelussa. DSc. julkaisuihin perustuva opinnäytetyö, University of Newcastle upon Tyne, 2005, 27 s.
KM Fant, loogisesti määrätty rakenne: Kelloton järjestelmäsuunnittelu NULL-konvention logiikalla. Wiley, 2005, 292 s.
WB Toms, Synthesis of Quasi-Delay-Insensitive Datapath Circuits. PhD-väitöskirja, Manchesterin yliopisto, 2006, 237 s.
PA Beerel, RO Ozdag, M. Ferretti, Suunnittelijan opas asynkroniseen VLSI:hen. Cambridge, 2010, 339 s.
LP Plekhanov, Itsesynkronisten elektronisten piirien perusteet. Binom, 2013, 208 s.
V. B. Marakhovsky, L. Ya. Rosenblum, A. V. Yakovlev. Rinnakkaisten prosessien simulointi. Petrin verkot. Pietari, Ammattikirjallisuus, 2014, 400-luku.
D. Furey, Delay Insensitive Circuits. Plumstead, 2019, 652 s.