Dynaaminen logiikka (digitaalinen elektroniikka)

Kokeneet kirjoittajat eivät ole vielä tarkistaneet sivun nykyistä versiota, ja se voi poiketa merkittävästi 17. huhtikuuta 2013 tarkistetusta versiosta . tarkastukset vaativat 9 muokkausta .

Dynaaminen logiikka (tai kellologiikka ) on menetelmä yhdistelmäpiirien kehittämiseen , jossa suunniteltu piiri toimii sykleissä. Se on toteutettu erityisesti CMOS -tekniikalla . Käytetään integroitujen piirien suunnittelussa .

Terminologia

Yhdistelmäpiireihin sovellettavia termejä "staattinen"/"dynaaminen" ei pidä sekoittaa samoihin termeihin, joita käytetään viittaamaan tallennuslaitteisiin, kuten dynaaminen (DRAM) tai staattinen (SRAM) RAM (RAM).

Kun viitataan tietyntyyppiseen logiikkaan, adjektiivia " dynaaminen " käytetään yleensä osoittamaan kehitysmetodologiaa, kuten " dynaaminen CMOS " [1] tai " dynaaminen SOI " [2] .

Termin " dynaaminen logiikka " käyttö on parempi kuin termi " kellotettu logiikka " ("kellotettu" sanasta " kello "), koska sen avulla voit määrittää selkeästi rajan tämän metodologian ja " staattisen logiikan " metodologian välillä. Myös termi " kellotettu logiikka " on synonyymi termille " sekvenssilogiikka ", joten sen käyttö tarkoittaa " dynaamista logiikkaa " ei ole toivottavaa.

Historia

Dynaaminen logiikka oli suosittu 1970-luvulla, mutta viime aikoina kiinnostus sitä kohtaan on herännyt uudelleen nopean digitaalisen elektroniikan, erityisesti mikroprosessorien , kehityksen ansiosta .

Miten piirit toimivat

Piiri, jossa on staattinen tai dynaaminen logiikka, toteuttaa Boolen funktion (esimerkiksi " NAND "). Piirin lähdöistä vastaanotettu signaali on seurausta Boolen funktion soveltamisesta piirin tuloihin tulevaan signaaliin.

Staattinen logiikka

Piirissä, jossa on " staattinen logiikka " milloin tahansa, jokainen piirielementin lähtö polun ( johtimen ) kautta, jolla on pieni vastus , on kytketty:

• joko virtalähdeväylällä ;
• tai yhteisellä bussilla.

Staattisella logiikalla ei ole minimikellotaajuutta - kellotus voidaan lopettaa loputtomiin. Tämä tarjoaa kaksi etua:

• kyky pysäyttää järjestelmä milloin tahansa (viankorjauksen ja testauksen yksinkertaistaminen, kyky astua läpi );
• kyky käyttää järjestelmää erittäin matalilla kellotaajuuksilla (pidempi käyttöaika samalla akun kapasiteetilla).

Erityisesti, vaikka monet suositut prosessorit käyttävät dynaamista logiikkaa [3] , vain prosessorit, joissa on staattinen ydin, jotka on suunniteltu staattisella CMOS -tekniikalla , soveltuvat käytettäväksi avaruussatelliiteissa niiden suuremman säteilynkestävyyden vuoksi [4] .

Useimmissa logiikkatyypeissä, jotka voidaan määritellä "staattisiksi", on aina mekanismi, jolla logiikkaelementin ulostulo saadaan korkeaksi tai matalaksi. Monissa yleisesti käytetyissä logiikkatyypeissä, kuten TTL tai CMOS , tämä periaate voidaan muotoilla uudelleen niin, että elementin lähdön ja yhden virtalähteen kiskon välillä on aina pieni resistanssipolku . Poikkeuksen muodostavat korkeaimpedanssiset lähdöt, joissa tällaista polkua ei aina muodosteta. Kuitenkin tässäkin tapauksessa oletetaan, että logiikkapiiriä käytetään osana monimutkaisempaa järjestelmää, jossa jokin ulkoinen mekanismi tuottaa lähtöjännitteen , joten tällainen piiri ei eroa staattisesta logiikasta.

Dynaaminen logiikka

Piirissä, jossa on " dynaaminen logiikka ", elementit toimivat sykleissä ja voidaan erottaa kaksi ajanjaksoa:

• esilatausvaihe  - aika, jonka aikana kellosignaalilla on alhainen jännitetaso;
• arviointivaihe  on ajanjakso, jonka aikana kellosignaalilla on korkea jännitetaso .

Esivarausvaiheen aikana korkeaimpedanssiset kapasitiiviset piirielementit latautuvat [ 5] .

Arviointivaiheen aikana kapasitiiviset kennot puretaan (varastettu varaus kuluu).

Tyypillisesti kellosignaalia käytetään synkronoimaan tilasiirtymiä peräkkäisessä logiikassa . Muut menetelmät yhdistelmäpiirien toteuttamiseksi eivät vaadi kellosignaalia.

Dynaamisessa logiikassa ei aina ole mekanismia lähdön saattamiseksi korkeaksi tai matalaksi. Tämän konseptin yleisimmässä versiossa elementin lähdön korkeat ja matalat jännitetasot muodostuvat kellosignaalin eri vaiheissa . Dynaaminen logiikka edellyttää riittävän korkean kellotaajuuden käyttöä, jotta logiikkaelementin lähtötilan muodostamiseen käytettävä kapasitanssi ei ehdi purkautua arviointivaiheessa .

Suurin osa yli 2 GHz :n kellotaajuudella toimivasta elektroniikasta  vaatii dynaamista logiikkaa, vaikka jotkut valmistajat, kuten Intel , ovat siirtyneet kokonaan staattiseen logiikkaan vähentääkseen virrankulutusta [6] .

Edut ja haitat

Dynaamisten logiikkapiirien edut (verrattuna staattisiin logiikkapiireihin) [2] :

• vähemmän transistoreita . Staattisen CMOS-logiikan toteuttaminen N tulofanoutilla vaatii 2 N transistoria. Dynaamisessa logiikassa transistorien määrä on huomattavasti pienempi: N + 2;
• suurempi nopeus. Loogisilla porteilla on suurempi kytkentänopeus, mikä selittyy pienemmällä transistorien lukumäärällä generoidulla kuormakapasitanssilla . Lisäksi dynaamisella elementillä ei ole oikosulkuvirtaa ;
• elementit vievät vähemmän tilaa sirulla.

Dynaaminen logiikka on vaikeampi suunnitella, mutta se voi olla ainoa vaihtoehto, jos vaaditaan suurta nopeutta.

Dynaamiseen logiikkaan perustuvien piirien haitat (verrattuna staattiseen logiikkaan perustuviin piireihin) [2] :

• suunnittelun monimutkaisuus;
• suuri tehohäviö. Yleisesti ottaen dynaaminen logiikka lisää huomattavasti samanaikaisesti kytkeytyvien transistorien määrää , mikä lisää virrankulutusta staattiseen logiikkaan verrattuna [6] ;
• jos kellotaajuus on liian alhainen, lähtö laskee nopeasti ja piiri tulee käyttökelvottomaksi.

Esimerkki

Esimerkkinä voidaan harkita " NAND "-elementin toteutusta staattisessa ja dynaamisessa logiikassa.

" NAND "-elementin käyttöönotto CMOS - staattisessa logiikassa .

Yllä oleva kaavio toteuttaa loogisen funktion "AND-NOT":

tai

Jos molemmilla tuloilla A ja B on korkea jännitetaso , lähtö  Out kytkeytyy yhteiseen väylään  Vss ja on matalajännite.

Jos yksi tuloista  A ja  B on alhainen, lähtö  Out kytketään tehonsyöttöväylään  Vdd ja on korkea.

On tärkeää, että lähtö on milloin tahansa kytketty joko virtalähteeseen  Vdd ja siinä on korkea jännitetaso tai yhteispaineruiskutukseen  Vss ja sen jännitetaso on matala.

Harkitse elementin " NAND " toteutusta dynaamisessa logiikassa.

Esilatausvaiheessa:

• lähtöön syötetään korkea jännitetaso riippumatta tulojen  A ja B tilasta ;
• kondensaattori , joka on tämän logiikkaelementin kantavuus, on ladattu;
• ulostulossa  X ei voi esiintyä pientä jännitetasoa , koska yhteiseen väylään kytketty transistori on kiinni.

Arviointivaiheessa:

• kellosignaalilla  on korkea jännitetaso ;
• jos molemmilla tuloilla  A ja  B on korkea jännitetaso, lähtö  X kytkeytyy yhteiseen väylään ja sillä on matala jännitetaso;
• muuten lähdöllä  X on korkea jännitetaso kuormakapasitanssiin varastoidun energian vuoksi;
• Kun kondensaattori on purkautunut, sitä ei voi ladata uudelleen ennen seuraavaa esilatausvaihetta. Siten porttitulot voivat vaihtua korkeintaan kerran arviointivaiheen aikana.

Katso myös

• CMOS
• Jaksollinen logiikka
• Logiikkaelementit

Muistiinpanot

1. ↑ Bruce Jacob, Spencer Ng, David Wang. Muistijärjestelmät : välimuisti, DRAM, levy - Morgan Kaufmann, 2007. - ISBN 978-0-12-379751-3 .
2. ↑ 1 2 3 Andrew Marshall, Sreedhar Natarajan. SOI-suunnittelu: analogiset, muisti- ja digitaaliset tekniikat . - Springer, 2002. - ISBN 978-0-7923-7640-8 .
3. ↑ AnandTech - Solun mikroprosessorin ymmärtäminen . Haettu 24. syyskuuta 2012. Arkistoitu alkuperäisestä 19. syyskuuta 2012. (määrätön)
4. ↑ AMSAT-DL: "Ei RISC:tä, ei hauskaa!" Arkistoitu 13. huhtikuuta 2013 Wayback Machinessa , kirjoittanut Peter Gülzow
5. ↑ Jean M. Rabai, Ananta Chandrakasan, Borivoj Nikolic. Digitaaliset integroidut piirit. Suunnittelumenetelmät = Digital Integrated Circuits. - 2. painos - M. : Williams , 2007. - 912 s. — ISBN 0-13-090996-3 .
6. ↑ 1 2 AnandTech - The Dark Knight: Intelin Core i7 . Haettu 24. syyskuuta 2012. Arkistoitu alkuperäisestä 4. kesäkuuta 2009. (määrätön)

Logiikkasiruja
RTL DTL ESL TTL N-MOS CMOS BiCMOS IIL Dynaaminen logiikka