VHDL | |
---|---|
Kieliluokka | Laitteiston kuvauskieli ja ohjelmointikieli |
Esiintyi | 1983 |
Vapauta |
|
Tyyppijärjestelmä | tiukka |
Vaikutettu | Ada , Pascal |
Verkkosivusto | vhdl.org |
Mediatiedostot Wikimedia Commonsissa |
VHDL ( V HSIC ( Very High Speed Integrated Circuit) H ardware D escription L Anguage ) on kieli integroitujen piirien laitteiston kuvaamiseen. VHDL-suunnittelukieli on peruskieli nykyaikaisten tietokonejärjestelmien laitteiston kehittämisessä.
Se kehitettiin vuonna 1983 Yhdysvaltain puolustusministeriön tilauksesta. Sen tarkoituksena on kuvata muodollisesti logiikkapiirejä elektronisten järjestelmien kehitystyön kaikissa vaiheissa mikropiirimoduuleista suuriin laskentajärjestelmiin.
Aluksi kieli oli tarkoitettu mallintamiseen, mutta myöhemmin siitä erotettiin syntetisoitava osajoukko. Mallin kirjoittaminen syntetisoidulle osajoukolle mahdollistaa alkuperäistä mallia toiminnallisesti vastaavan piirin automaattisen synteesin. VHDL-kielen avulla on mahdollista suunnitella eri abstraktiotasoilla (käyttäytymis- tai algoritmi-, rekisterisiirrot, rakenteelliset) toimeksiannon ja kehittäjän mieltymysten mukaisesti. On olemassa mahdollisuus hierarkkiseen suunnitteluun, joka toteutuu mahdollisimman paljon erittäin suurissa projekteissa, joissa on mukana suuri joukko kehittäjiä. Näyttää olevan mahdollista erottaa seuraavat kolme kielen osaa:
Standardit 1987 , 1991 , 1993 , 1996 , 1997 , 1999 , 2000 , 2002 ja 2008 _ monet sen parannukset ovat kiinteitä, esimerkiksi VHDL-2000-standardista alkaen kieli hankkii olio- paradigman perusteet . VHDL-93 on uusin täysin tuettu CAD - standardi . .
VHDL luotiin työkaluksi digitaalisten järjestelmien kuvaamiseen, mutta kielellä on osajoukko - VHDL AMS (Analog Mixed Signal), jonka avulla voit kuvata sekä puhtaasti analogisia että sekoitettuja (hybridi) - digitaali-analogisia - piirejä.
Kuvaukset avoimista mikroprosessoreista ERC32 ( SPARC V7) ja LEON ( SPARC V8) on luotu VHDL-kielellä . Lähdekoodi on saatavilla LGPL- ja GPL-lisenssillä .
VHDL'2008-kieleen perustuen on kehitetty Open Source VHDL Verification Methodology ( OS-VVM ), jonka avulla voidaan toteuttaa toiminnallinen kattavuus ja kontrolloitu pseudosatunnaistestien generointi, jota käytetään digitaalisten toiminnallisten lohkojen todentamiseen. OS-VVM:ssä on kirjoitettu useita avoimen lähdekoodin VHDL-paketteja, joiden avulla voit yksinkertaisesti luoda näennäissatunnaisia testejä ja älykästä toiminnallista kattavuutta projekteissasi ehdotetuissa paketeissa CoveragePkgja RandomPkg. OS-VVM tarjoaa samanlaisia ominaisuuksia kuin muut vahvistuskielet ( SystemVerilog tai e ).