Wishbone

Wishbone-väylä on rinnakkainen tietokoneväylä moduulien yhdistämiseen järjestelmässä sirulla . Väylä on kuvattu avoimessa määrittelyssä, ja sitä käytetään laajalti avoimen lähdekoodin digitaalisissa järjestelmäprojekteissa OpenCores.orgissa . [1] Renkaan loi alun perin Silicore Corporation. Standardi sallii useiden päälaitteiden läsnäolon järjestelmässä sekä erilaisia ​​topologioita moduulien liittämiseksi.

Yleispiirteet, yleiset piirteet:

Topologiat

Wishbone olettaa useita topologioita moduulien yhdistämiseksi järjestelmässä. Heidän keskuudessaan:

Moduuliliitännät

Signaali Kuvaus
CLK_I Synkronointisignaali. Kaikki datan lukutoiminnot tapahtuvat tämän signaalin nousevalla reunalla.
RST_I Synkroninen nollaus. Kun tämä signaali on korkea, liitäntämuistielementit palautetaan alkutilaansa.
ADR_O Osoiteväylä. Voi olla 8, 16, 32 tai 64 bittiä. Bittisyvyys määräytyy osoitettavan muistin määrän mukaan.
DAT_I, DAT_O Dataväylät. Voi olla 8, 16, 32 tai 64 bittiä.
WE_O Master-moduulin ohjaussignaali, joka määrittää toiminnan tyypin orjamoduulin kanssa: lue (matala) tai kirjoitus (korkea).
SEL_O Ohjausväylä, joka määrittää, mitkä tavut dataväylällä luetaan.
STB_O Strobe toiminta. Orjaliitäntä suorittaa toimintoja vain, kun tämä signaali on asetettu korkeaksi.
ACK_I, ACK_O Varoitussignaali. Asettamalla tämän signaalin korkeaksi, orjalaite vahvistaa, että tiedot on luettu tai kirjoitettu onnistuneesti. Isäntä voi poistaa toimintovilkun ja suorittaa syklin loppuun tai jatkaa seuraavaan kirjoitus/lukutoimintoon.
CYC_O Varoitussignaali. Asettamalla tämän signaalin korkeaksi, isäntä osoittaa, että kirjoitus- tai lukujakso on alkanut orjalaitteen kanssa.
TAGN_O, TAGN_I Apuväylät, joita voidaan käyttää esimerkiksi pariteettimerkkien tai muiden ohjauskomentojen lähettämiseen isäntä- ja orjalaitteen välillä. valinnaiset signaalit.

Muistiinpanot

  1. SoC Interconnection: Wishbone  (eng.) (html) (07-09-2002). Käyttöpäivä: 18. tammikuuta 2010. Arkistoitu alkuperäisestä 22. helmikuuta 2012.

Linkit